JPS5924493A - センス・アンプ回路 - Google Patents
センス・アンプ回路Info
- Publication number
- JPS5924493A JPS5924493A JP57133223A JP13322382A JPS5924493A JP S5924493 A JPS5924493 A JP S5924493A JP 57133223 A JP57133223 A JP 57133223A JP 13322382 A JP13322382 A JP 13322382A JP S5924493 A JPS5924493 A JP S5924493A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- output terminal
- gate
- charging
- capacity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、Ｃ−ＭＯＳで構成されたセンス・アンプ回路
に関するものであ石。 従来、この種のセンス・アンプ回路は、高速動作が要求
される場合、第１図に示すように、Ｐ −型トランジス
タＱｐｌ ｙ Ｑｐｔをそれぞれ定−１、流負荷とする
Ｎ−型トランジスタ、ＱＮＩ ｒ ＱＮ２で、インバー
タを形成し、ＱＮＩのソース、ゲート・ｔ、ｌｌ、それ
ぞれＧＮＤ、センス・アンプ回路の入力端子に接続さた
ＱＮ、のソース、ゲートは、（れぞれＱ、Ｎ ｌのゲー
ト、ドレインに接続されており、Ｑ４．！のｌ゛レイン
出力端子としている。 メモリ・セルＱＮ４がＯＮ状態にある；ＩＪＡ ＠、前
記メモリ・セルＱＮ４のドレインつ棟シ、ディジット・
ラインが゛′Ｌ″レベルとなり前記入力端子に接続され
たセレクタＱＮ８を介して、前記入力りｉＭ ”ｆ−は
°′Ｌ″レベルになる為、ＱＮｌは０１” Ｆ Ｌ、Ｑ
Ｎ、のゲート電圧が、” Ｈ”レベルとなυ、前記出力
端−ｒは゛Ｌ″レベルとなる。一方、メモリ・セルＱＮ
４が（Ｊ ＦＦ状態、の場合、前記入力端子は、ＱＮ、
により、ＵＮＩ）電位よ、９Ｎ−型トランジスタのピン
チ・メツ電圧Ｖ、分だけ高い電位Ｖｆ１まで引上げられ
る為、ＱＮＩはＯＮＬ、ＱＮｌのゲート電圧がＩＩ Ｌ
”レベルとなシ、前記出力端子は°’ Ｈ”レベルとな
るが、この場合、前記ディジット・ラインとＧＮＤ間に
は、メモリ・セルのドレイン端子につく拡散容Ｊ直及び
配線容量があυ、メモリ・セルの数及び占有面積に比例
して数Ｐ １”の容ｔｃ、が接続されることになシ、前
記入力端子をＶＰまで引上げる場合、前記セレクタ、Ｏ
Ｎ８を介し−Ｃ１前記容−Ｊ：Ｃ，を、チャージ・アッ
プする必要があり、このチャージ・アップに要する時間
ｔｐがセンス・アンプの動作スピードを決定している。 したがって、センス・アンプの動作スピードを速める為
には、前記、チャージ・アップ時間ｔｐを短くする必要
があるが、前記ｔｐは（λ、２、及びＱＰ、の電流供給
能力により決まり、ＱＮｚのゲート入力電圧の変化は微
小であシ、ＯＮ２ ｔ Ｑｒｔの相互コンダクタンス２
ｍを上げても、前記チャージ・アップ時間ｔｐを大
に関するものであ石。 従来、この種のセンス・アンプ回路は、高速動作が要求
される場合、第１図に示すように、Ｐ −型トランジス
タＱｐｌ ｙ Ｑｐｔをそれぞれ定−１、流負荷とする
Ｎ−型トランジスタ、ＱＮＩ ｒ ＱＮ２で、インバー
タを形成し、ＱＮＩのソース、ゲート・ｔ、ｌｌ、それ
ぞれＧＮＤ、センス・アンプ回路の入力端子に接続さた
ＱＮ、のソース、ゲートは、（れぞれＱ、Ｎ ｌのゲー
ト、ドレインに接続されており、Ｑ４．！のｌ゛レイン
出力端子としている。 メモリ・セルＱＮ４がＯＮ状態にある；ＩＪＡ ＠、前
記メモリ・セルＱＮ４のドレインつ棟シ、ディジット・
ラインが゛′Ｌ″レベルとなり前記入力端子に接続され
たセレクタＱＮ８を介して、前記入力りｉＭ ”ｆ−は
°′Ｌ″レベルになる為、ＱＮｌは０１” Ｆ Ｌ、Ｑ
Ｎ、のゲート電圧が、” Ｈ”レベルとなυ、前記出力
端−ｒは゛Ｌ″レベルとなる。一方、メモリ・セルＱＮ
４が（Ｊ ＦＦ状態、の場合、前記入力端子は、ＱＮ、
により、ＵＮＩ）電位よ、９Ｎ−型トランジスタのピン
チ・メツ電圧Ｖ、分だけ高い電位Ｖｆ１まで引上げられ
る為、ＱＮＩはＯＮＬ、ＱＮｌのゲート電圧がＩＩ Ｌ
”レベルとなシ、前記出力端子は°’ Ｈ”レベルとな
るが、この場合、前記ディジット・ラインとＧＮＤ間に
は、メモリ・セルのドレイン端子につく拡散容Ｊ直及び
配線容量があυ、メモリ・セルの数及び占有面積に比例
して数Ｐ １”の容ｔｃ、が接続されることになシ、前
記入力端子をＶＰまで引上げる場合、前記セレクタ、Ｏ
Ｎ８を介し−Ｃ１前記容−Ｊ：Ｃ，を、チャージ・アッ
プする必要があり、このチャージ・アップに要する時間
ｔｐがセンス・アンプの動作スピードを決定している。 したがって、センス・アンプの動作スピードを速める為
には、前記、チャージ・アップ時間ｔｐを短くする必要
があるが、前記ｔｐは（λ、２、及びＱＰ、の電流供給
能力により決まり、ＱＮｚのゲート入力電圧の変化は微
小であシ、ＯＮ２ ｔ Ｑｒｔの相互コンダクタンス２
ｍを上げても、前記チャージ・アップ時間ｔｐを大
【Ｉ
Ｊに改善することは困難であり、ＱＮ−のｔｍを、上げ
る事はＱＮｔのトランジスタ・サイズを大きくする事に
なりＱＮ−のゲート容る事となり、かえって、動作スピ
ードの低１”＝を招く仁とになる。 本発明の目的は前記チャージ・アップ時間ｔｐｔ−ｍ＜
ｔ、、、動作スピードの速いセンス・アンプ回路を提供
することにある。 本発明によるセンス・アンプ回路は、Ｐ−型トランジス
タＱＮＳを電源、入力端子間に挿入１２、前ＥＰ−型ト
ランジスタのゲートを、センス・アンプ回路の出力端子
に接続することにより、前記ディジット・ラインの容量
をチャージ・アップする時間ｔｐが短く、動作スピード
の速いこと４：特徴とする。 以下、本発明を実施例により説明する。 本実施例は、第２図に示す様に、Ｐ−型トランジスタＱ
ｐ ｓのドレイン、ゲート、ンースｔ」２、それぞれ
電源、Ｎ−型トランジスタＱＨｖのドレインつまりセン
ス・アンプの出力端子Ｃ，Ｎ−型トランジスタＱＮ＋の
ゲートつまり、センスアンプの入力端子ＡＫ接続されて
いる。 セレクタＱＮ３がＯＮ状態になシブイジツト・ラインの
容ＪｄＣ１をチャージ・アップする場合、第４図に示す
様に、前記、入力端子への電位は、ＶＰまで引上げられ
た状態から、セレクタＱＮＩＩがＯＮすると、容３ｉＣ
１が、チャージ・アップされていない為、ＧＮＤ電位に
向って引下げられ、ＱＮｌが、ＯＦＦ、し、Ｑｌのゲー
ト電圧が高くなシ、ＱＮｌがＯＮＬ、て、前記、出力端
子Ｃの電位が下ると同時にＱＮｌに電流工、が流れる。 又、前記出力端−子Ｃの電位が下がる為、Ｑ ｐ ｓが
ＯＮし、’ＩｔＵ流■、が流れだす。 ディジット・ラインの容１を、チャージ・アップする電
流Ｔ、は、Ｉｐ＝Ｉ、十ｌ、であシ、前記市、流１１、
Ｉ、により、前記容量Ｃ１はチャージ・アップされるこ
とになる。Ｑ Ｎ２のゲート電圧の電１位変動に対して
、出力端子Ｃの電位変動は、十分大−きく、Ｑｐｗは、
ＯＮ６に比べて、十分深く）くイアスされる為、■、と
１２の関係は、■ｚ＞１＋ となシ従来の回路である
と、前記電流ＩＰは、ＩＰ””＋であることを考慮する
とチャージ・アップ電流■Ｐは大ＩＪに増加しておυ、
前記チャージ・アップ時間ｉｐは大巾に短縮されること
になる。メ、％箪Ｃ。 のチャージ・アップが終了した場合メモリ・セルＱＮ４
がＯＦ 、Ｆ’状態゛ＣあれはＱＮｔのゲート市、 （
Ｖ’ｔ、Ｉｔ」下がりＱＮＩが、Ｏ１ｉ″Ｆし、出力端
子ｅｔ」、’ｉｔ源′出、）」二まで」二がシｔｏ Ｆ
ト″″レベルとなシＱ、、ｔｔ：完蚤】にＯＦＦとなる
。このとき、メモリ・セルＱＮ４がＯＮ状態であれば、
センス・アンプの出力レベルがｔ １． Ｉ＋レベルと
なることは、いうまでもない。 以上説明した様に本発明に上れは、ｉ’−４ＬＩＩ ）
ランジスタＱｐｓを′Ｉｌｉ源、入力端子間に挿入し２
、前記Ｐ−型トランジスタのゲートをセンスパアン７”
回路の出力端子に接続することによシ、グ゛イジツトラ
インの容量を、チャージ・アップする時１１１ｉｐが知
く、動作スピードの速いセンス・アンプ回路を提供する
ことが出来る。
Ｊに改善することは困難であり、ＱＮ−のｔｍを、上げ
る事はＱＮｔのトランジスタ・サイズを大きくする事に
なりＱＮ−のゲート容る事となり、かえって、動作スピ
ードの低１”＝を招く仁とになる。 本発明の目的は前記チャージ・アップ時間ｔｐｔ−ｍ＜
ｔ、、、動作スピードの速いセンス・アンプ回路を提供
することにある。 本発明によるセンス・アンプ回路は、Ｐ−型トランジス
タＱＮＳを電源、入力端子間に挿入１２、前ＥＰ−型ト
ランジスタのゲートを、センス・アンプ回路の出力端子
に接続することにより、前記ディジット・ラインの容量
をチャージ・アップする時間ｔｐが短く、動作スピード
の速いこと４：特徴とする。 以下、本発明を実施例により説明する。 本実施例は、第２図に示す様に、Ｐ−型トランジスタＱ
ｐ ｓのドレイン、ゲート、ンースｔ」２、それぞれ
電源、Ｎ−型トランジスタＱＨｖのドレインつまりセン
ス・アンプの出力端子Ｃ，Ｎ−型トランジスタＱＮ＋の
ゲートつまり、センスアンプの入力端子ＡＫ接続されて
いる。 セレクタＱＮ３がＯＮ状態になシブイジツト・ラインの
容ＪｄＣ１をチャージ・アップする場合、第４図に示す
様に、前記、入力端子への電位は、ＶＰまで引上げられ
た状態から、セレクタＱＮＩＩがＯＮすると、容３ｉＣ
１が、チャージ・アップされていない為、ＧＮＤ電位に
向って引下げられ、ＱＮｌが、ＯＦＦ、し、Ｑｌのゲー
ト電圧が高くなシ、ＱＮｌがＯＮＬ、て、前記、出力端
子Ｃの電位が下ると同時にＱＮｌに電流工、が流れる。 又、前記出力端−子Ｃの電位が下がる為、Ｑ ｐ ｓが
ＯＮし、’ＩｔＵ流■、が流れだす。 ディジット・ラインの容１を、チャージ・アップする電
流Ｔ、は、Ｉｐ＝Ｉ、十ｌ、であシ、前記市、流１１、
Ｉ、により、前記容量Ｃ１はチャージ・アップされるこ
とになる。Ｑ Ｎ２のゲート電圧の電１位変動に対して
、出力端子Ｃの電位変動は、十分大−きく、Ｑｐｗは、
ＯＮ６に比べて、十分深く）くイアスされる為、■、と
１２の関係は、■ｚ＞１＋ となシ従来の回路である
と、前記電流ＩＰは、ＩＰ””＋であることを考慮する
とチャージ・アップ電流■Ｐは大ＩＪに増加しておυ、
前記チャージ・アップ時間ｉｐは大巾に短縮されること
になる。メ、％箪Ｃ。 のチャージ・アップが終了した場合メモリ・セルＱＮ４
がＯＦ 、Ｆ’状態゛ＣあれはＱＮｔのゲート市、 （
Ｖ’ｔ、Ｉｔ」下がりＱＮＩが、Ｏ１ｉ″Ｆし、出力端
子ｅｔ」、’ｉｔ源′出、）」二まで」二がシｔｏ Ｆ
ト″″レベルとなシＱ、、ｔｔ：完蚤】にＯＦＦとなる
。このとき、メモリ・セルＱＮ４がＯＮ状態であれば、
センス・アンプの出力レベルがｔ １． Ｉ＋レベルと
なることは、いうまでもない。 以上説明した様に本発明に上れは、ｉ’−４ＬＩＩ ）
ランジスタＱｐｓを′Ｉｌｉ源、入力端子間に挿入し２
、前記Ｐ−型トランジスタのゲートをセンスパアン７”
回路の出力端子に接続することによシ、グ゛イジツトラ
インの容量を、チャージ・アップする時１１１ｉｐが知
く、動作スピードの速いセンス・アンプ回路を提供する
ことが出来る。
第１図は、従来のセンス・アンプ回路の一例を示す回路
図、第２図は、本発明のセンスパｒンフ回路の実施例を
示す回路図であシ、ＱＮＩ ｒ ＱＮＩ ｒＱＮ４・・
・・・・Ｎ−型トランジスタ、Ｑ、いＱＰ２ Ｔ Ｑｐ
ｓ・・・・・・ｌｌ−型トランジスタ Ｃ，・・・・・
・ディジット・ラインの容ｆＩｃを示しておシ、第３図
は、従来のセンス・アンプ回路の端子電圧及び電流波形
の一例を示す回路図、第４図は、本発明のセンス・アン
プ回路の端子箱、圧及び゛ｍａ波形の一例を示す図であ
る。 ’４７ｔＪ 名 Ｚｉ 督 ４４ 区
図、第２図は、本発明のセンスパｒンフ回路の実施例を
示す回路図であシ、ＱＮＩ ｒ ＱＮＩ ｒＱＮ４・・
・・・・Ｎ−型トランジスタ、Ｑ、いＱＰ２ Ｔ Ｑｐ
ｓ・・・・・・ｌｌ−型トランジスタ Ｃ，・・・・・
・ディジット・ラインの容ｆＩｃを示しておシ、第３図
は、従来のセンス・アンプ回路の端子電圧及び電流波形
の一例を示す回路図、第４図は、本発明のセンス・アン
プ回路の端子箱、圧及び゛ｍａ波形の一例を示す図であ
る。 ’４７ｔＪ 名 Ｚｉ 督 ４４ 区
Claims (1)
- 一導電型トランジスタを定電流負荷とし、逆導電型の第
１のトランジスタのゲートを入力端子とするインバータ
の出力端子と、前記入力端子を、−導電型トランジスタ
を定電流負荷とする逆導電型の第２のトランジスタのゲ
ート、ソースにそれぞれ接続し、前記第２のトランジス
タのドレインを一出力端子とするセンス・アンプ回路に
おいて、該−導電型の第３のトランジスタをそのドレイ
ン、ゲート、ソースをそれぞれ、前記入力端子、前記出
力端子、電源に接続して設けたことを、特徴と・するセ
ンス・アンプ回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133223A JPS5924493A (ja) | 1982-07-30 | 1982-07-30 | センス・アンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133223A JPS5924493A (ja) | 1982-07-30 | 1982-07-30 | センス・アンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5924493A true JPS5924493A (ja) | 1984-02-08 |
| JPH0410159B2 JPH0410159B2 (ja) | 1992-02-24 |
Family
ID=15099608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133223A Granted JPS5924493A (ja) | 1982-07-30 | 1982-07-30 | センス・アンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5924493A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161297A (ja) * | 1984-08-31 | 1986-03-29 | Hitachi Ltd | メモリ読出回路 |
| JPS62285297A (ja) * | 1986-06-02 | 1987-12-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63142596A (ja) * | 1986-12-04 | 1988-06-14 | Mitsubishi Electric Corp | センスアンプ |
| JPH01204294A (ja) * | 1988-02-08 | 1989-08-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5204838A (en) * | 1988-10-28 | 1993-04-20 | Fuji Xerox Co., Ltd. | High speed readout circuit |
-
1982
- 1982-07-30 JP JP57133223A patent/JPS5924493A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161297A (ja) * | 1984-08-31 | 1986-03-29 | Hitachi Ltd | メモリ読出回路 |
| JPS62285297A (ja) * | 1986-06-02 | 1987-12-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63142596A (ja) * | 1986-12-04 | 1988-06-14 | Mitsubishi Electric Corp | センスアンプ |
| JPH01204294A (ja) * | 1988-02-08 | 1989-08-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5204838A (en) * | 1988-10-28 | 1993-04-20 | Fuji Xerox Co., Ltd. | High speed readout circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410159B2 (ja) | 1992-02-24 |
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