JPH01205250A - キャッシュメモリの制御方法 - Google Patents
キャッシュメモリの制御方法Info
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- JPH01205250A JPH01205250A JP63028750A JP2875088A JPH01205250A JP H01205250 A JPH01205250 A JP H01205250A JP 63028750 A JP63028750 A JP 63028750A JP 2875088 A JP2875088 A JP 2875088A JP H01205250 A JPH01205250 A JP H01205250A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のウェイで構成されるキャッシュメモリの制御方法
であって、どのウェイのデータを書き替えるかを所定の
アルゴリズムで決定するものに関し、 特定のデータの常駐率を高いものとして効率のよいキャ
ッシュメモリの制御を行なうことができるようにするこ
とを目的とし、 複数のウェイで構成されるキャッシュメモリの制御方法
であって、どのウェイのデータを書き替えるかを所定の
アルゴリズムで決定するものにおいて、特定のデータを
タグ付きデータとして、このようなタグ付きデータを格
納したウェイのうち同時存在する特定個数をタグ付きウ
ェイとし、データ書き替えのとき、タグ付きウェイを上
記のアルゴリズムにおける書き替えの対象とならないも
のとして取扱い、タグ付きデータの書き替えの時にはこ
のタグ付きデータを格納したウェイな新たなタグ付きウ
ェイとして入換えるように構成する。
であって、どのウェイのデータを書き替えるかを所定の
アルゴリズムで決定するものに関し、 特定のデータの常駐率を高いものとして効率のよいキャ
ッシュメモリの制御を行なうことができるようにするこ
とを目的とし、 複数のウェイで構成されるキャッシュメモリの制御方法
であって、どのウェイのデータを書き替えるかを所定の
アルゴリズムで決定するものにおいて、特定のデータを
タグ付きデータとして、このようなタグ付きデータを格
納したウェイのうち同時存在する特定個数をタグ付きウ
ェイとし、データ書き替えのとき、タグ付きウェイを上
記のアルゴリズムにおける書き替えの対象とならないも
のとして取扱い、タグ付きデータの書き替えの時にはこ
のタグ付きデータを格納したウェイな新たなタグ付きウ
ェイとして入換えるように構成する。
（産業上の利用分野）
本発明はキャシュメモリの制御方法に係り、特に複数の
ウェイで構成されるキャッシュメモリの制御方法であっ
て、どのウェイのデータを書き替えるかを所定のアルゴ
リズムで決定するものに関する。
ウェイで構成されるキャッシュメモリの制御方法であっ
て、どのウェイのデータを書き替えるかを所定のアルゴ
リズムで決定するものに関する。
一般に、第８図に示すように情報処理装置において、中
央処理装置（ＣＰＵ）１のＳユニット（ＳＵ）２は主記
憶装置（ＭＳＵ）３の内容の一部の写しを格納するキャ
ッシュメモリ４を有し、データ転送の高速化を図ってい
る。このようなキャッシュメモリ４のアクセス時間は主
記憶装置３のアクセス時間に比べると非常に短く、また
その保持できるデータ量は主記憶装置３の保持できるデ
ータ量に比べると非常に少ない。そのため、このキャッ
シュメモリ４には効率良くデータを保持しなければなら
ない。
央処理装置（ＣＰＵ）１のＳユニット（ＳＵ）２は主記
憶装置（ＭＳＵ）３の内容の一部の写しを格納するキャ
ッシュメモリ４を有し、データ転送の高速化を図ってい
る。このようなキャッシュメモリ４のアクセス時間は主
記憶装置３のアクセス時間に比べると非常に短く、また
その保持できるデータ量は主記憶装置３の保持できるデ
ータ量に比べると非常に少ない。そのため、このキャッ
シュメモリ４には効率良くデータを保持しなければなら
ない。
尚、図中符号５はＩユニット、６はＥユニット、７は記
憶制御装置（Ｍｃｔｏ私示している。
憶制御装置（Ｍｃｔｏ私示している。
従来、このようなキャッシュメモリの制御方法としてＬ
ＲＵ （Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ ）
方式が採用されることがある。このＬＲＵ方式にあって
はキャッシュメモリの格納容量が一杯になって、新しい
データを書込むことができなくなったときに、最近最も
参照されないデータと新しいデータとの置換が行なわれ
る。
ＲＵ （Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ ）
方式が採用されることがある。このＬＲＵ方式にあって
はキャッシュメモリの格納容量が一杯になって、新しい
データを書込むことができなくなったときに、最近最も
参照されないデータと新しいデータとの置換が行なわれ
る。
これはキャッシュメモリがウェイ０からウェイ３までの
４ウエイで構成される例では第３図に示すような論理表
に従って行なわれる。図において、Ｂｏｌ、Ｂ０２、Ｂ
０３、Ｂ１２、Ｂ１３、Ｂ２３は第９図に示すようにウ
ェイ０乃至ウェイ３の間においてどちらが最新に参照さ
れたかを示すもので例えばＢ。、はウェイ０とウェイｌ
との間においてウェイＯのほうが最新に参照されていれ
ば１となり逆にウェイ１の方が最新に参照されていれば
０となる。これは他のＢ０２、Ｂ０３、Ｂ１２、Ｂ１３
、Ｂ２３についても同様であり、もしウェイ０が全ての
ウェイ中で最近最も参照されていない時にはＢ。□、Ｂ
Ｏ２、ＢＯ３、の全ての値は１となる。なお、第３図に
おいて符号Φはそのビットの値が０であろうと１であろ
うと関係がないということを示している。またキャッシ
ュにヒツトした場合のビットＢ、、、 ・・・、Ｂ２
３の書込み論理が第４図に示されている。
１このような論理表によ
って最近最も参照されないウェイを認識してデータの書
き替えを実行する。
４ウエイで構成される例では第３図に示すような論理表
に従って行なわれる。図において、Ｂｏｌ、Ｂ０２、Ｂ
０３、Ｂ１２、Ｂ１３、Ｂ２３は第９図に示すようにウ
ェイ０乃至ウェイ３の間においてどちらが最新に参照さ
れたかを示すもので例えばＢ。、はウェイ０とウェイｌ
との間においてウェイＯのほうが最新に参照されていれ
ば１となり逆にウェイ１の方が最新に参照されていれば
０となる。これは他のＢ０２、Ｂ０３、Ｂ１２、Ｂ１３
、Ｂ２３についても同様であり、もしウェイ０が全ての
ウェイ中で最近最も参照されていない時にはＢ。□、Ｂ
Ｏ２、ＢＯ３、の全ての値は１となる。なお、第３図に
おいて符号Φはそのビットの値が０であろうと１であろ
うと関係がないということを示している。またキャッシ
ュにヒツトした場合のビットＢ、、、 ・・・、Ｂ２
３の書込み論理が第４図に示されている。
１このような論理表によ
って最近最も参照されないウェイを認識してデータの書
き替えを実行する。
ところで、このようなキャッシュメモリ上にはユーザデ
ータの他トランスレーションテーブル、スーパバイザ、
ファーム命令といったデータが混在している。
ータの他トランスレーションテーブル、スーパバイザ、
ファーム命令といったデータが混在している。
しかしながら、上述したＬＲＵ方式によるキャッシュメ
モリの制御方法においては、データの性質に無関係にデ
ータの置換が行なわれるため効率の良い置換を行なうこ
とができないという問題がある。
モリの制御方法においては、データの性質に無関係にデ
ータの置換が行なわれるため効率の良い置換を行なうこ
とができないという問題がある。
そこで本発明は特定のデータの常駐率を高いものとして
効率のよいキャッシュメモリ制御を行なうことができる
キャッシュメモリの制御方法を提供することを目的とす
る。
効率のよいキャッシュメモリ制御を行なうことができる
キャッシュメモリの制御方法を提供することを目的とす
る。
本発明において上記の問題点を解決するための手段は、
複数のウェイで構成されるキャッシュメモリの制御方法
であって、どのウェイのデータを書き替えるかを所定の
アルゴリズムで決定するものにおいて、特定のデータを
タグ付きデータとして、このようなタグ付きデータを格
納したウェイのうち同時存在する特定個数をタグ付きウ
ェイとし、データ書き替えのとき、タグ付きウェイを上
記のアルゴリズムにおける書き替えの対象とならないも
のとして取扱い、タグ付きデータの書き替えの時にはこ
のタグ付きデータを格納したウェイを新たなタグ付きウ
ェイとして入換えることである。
複数のウェイで構成されるキャッシュメモリの制御方法
であって、どのウェイのデータを書き替えるかを所定の
アルゴリズムで決定するものにおいて、特定のデータを
タグ付きデータとして、このようなタグ付きデータを格
納したウェイのうち同時存在する特定個数をタグ付きウ
ェイとし、データ書き替えのとき、タグ付きウェイを上
記のアルゴリズムにおける書き替えの対象とならないも
のとして取扱い、タグ付きデータの書き替えの時にはこ
のタグ付きデータを格納したウェイを新たなタグ付きウ
ェイとして入換えることである。
〔作用〕
本発明にあってキャッシュメモリに格納される特定のデ
ータについはタグを付し、このタグ付きデータを格納し
たウェイについては特定の数をタグ付きウェイとしてデ
ータ書き替えの対象から外すこととなる。このため特定
情報のキャッシュメモリへの常駐率を高めることができ
る。
ータについはタグを付し、このタグ付きデータを格納し
たウェイについては特定の数をタグ付きウェイとしてデ
ータ書き替えの対象から外すこととなる。このため特定
情報のキャッシュメモリへの常駐率を高めることができ
る。
以下、本発明に係るキャシュメモリの制御方法の実施例
を図面に基づいて説明する。
を図面に基づいて説明する。
第１図乃至第７図は本発明に係るキャシュメモリの制御
方法の実施例を示すものである。第１図は本発明に係る
キャッシュメモリの制御方法を実行する装置の全体構成
図を示すものである。
方法の実施例を示すものである。第１図は本発明に係る
キャッシュメモリの制御方法を実行する装置の全体構成
図を示すものである。
同図において１０はＣＰＵのエユニットからの論理アド
レスを格納するレジスタ、１１はこの論理アドレスの所
定の上位アドレスを実アドレスに変換するＴＬＢで、プ
ライマリ−とオルタネートの２つのウェイを有する。そ
してこのＴＬＢＩＩの出力はセレクタ１２を介して出力
される。また、１３はキャッシュメモリを示しており、
このキャッシュメモリ１３は上記のＴＬＢからの出力を
受は実アドレスを出力するキャッシュデイレクトリアレ
イ（ＣＡＣＨＥ ＤＩＲＥＲＴＯＲＹ ＡＲＲＡＹ：以
下ＤＩＲ）１４とこの実アドレスに格納したデータを出
力するキャッシュデータアレイ（ＣＨＡＣＨＥ ＤＡＴ
ＥＡＲＲＥＹ：以下ＣＤＡ）１５とから構成されており
、４つのウェイ（ＷＡＹＯ〜ＷＡＹ３）に分割されてい
る。そして各ＤＩＲ１４の各ウェイにはディレクトリマ
ツチレジスタ（ＤＭＲ）１６が設けられている。そして
ＣＤＡ１５に設けたセレクタ１７が上記のＤＭＲの値を
受けそのアドレスに相当するデータを選択する。このセ
レクタ１７からのデータはＩ ＷＲ（ＩＦ ＷＯＲＤ
ＲＥＧＩＳＴＥＲ） １８や０ＷＲ（ＯＰ ＷＯＲＤ
ＲＥＧＩＳＴＥＲ） １９に出力される。
レスを格納するレジスタ、１１はこの論理アドレスの所
定の上位アドレスを実アドレスに変換するＴＬＢで、プ
ライマリ−とオルタネートの２つのウェイを有する。そ
してこのＴＬＢＩＩの出力はセレクタ１２を介して出力
される。また、１３はキャッシュメモリを示しており、
このキャッシュメモリ１３は上記のＴＬＢからの出力を
受は実アドレスを出力するキャッシュデイレクトリアレ
イ（ＣＡＣＨＥ ＤＩＲＥＲＴＯＲＹ ＡＲＲＡＹ：以
下ＤＩＲ）１４とこの実アドレスに格納したデータを出
力するキャッシュデータアレイ（ＣＨＡＣＨＥ ＤＡＴ
ＥＡＲＲＥＹ：以下ＣＤＡ）１５とから構成されており
、４つのウェイ（ＷＡＹＯ〜ＷＡＹ３）に分割されてい
る。そして各ＤＩＲ１４の各ウェイにはディレクトリマ
ツチレジスタ（ＤＭＲ）１６が設けられている。そして
ＣＤＡ１５に設けたセレクタ１７が上記のＤＭＲの値を
受けそのアドレスに相当するデータを選択する。このセ
レクタ１７からのデータはＩ ＷＲ（ＩＦ ＷＯＲＤ
ＲＥＧＩＳＴＥＲ） １８や０ＷＲ（ＯＰ ＷＯＲＤ
ＲＥＧＩＳＴＥＲ） １９に出力される。
また、同図において、２０は上記のＤＭＲの出力を受け
て書込み論理を発生する書込み論理発生部であって、第
３乃至第４の論理表を格納している。図において１及び
０はそのビットを１または０に書き替えることを意味し
、また符号Ｘはそのビットを変化させないことを意味し
ている（以下同じ。）。第３の論理表はタグなしデータ
を登録する時に用いるもので、第５図に示すように、上
記の第１の論理表にタグ部分（２ビツト）を付は加え、
これらのビットに符号Ｘを付したものである。そして第
４の論理表は、タグ付きデータを登録する時に用いるも
ので第６図に示すように、上記の第２の論理表のタグ部
分に自らのウェイ番号に相当する値を付加したものであ
る。
て書込み論理を発生する書込み論理発生部であって、第
３乃至第４の論理表を格納している。図において１及び
０はそのビットを１または０に書き替えることを意味し
、また符号Ｘはそのビットを変化させないことを意味し
ている（以下同じ。）。第３の論理表はタグなしデータ
を登録する時に用いるもので、第５図に示すように、上
記の第１の論理表にタグ部分（２ビツト）を付は加え、
これらのビットに符号Ｘを付したものである。そして第
４の論理表は、タグ付きデータを登録する時に用いるも
ので第６図に示すように、上記の第２の論理表のタグ部
分に自らのウェイ番号に相当する値を付加したものであ
る。
また、２１はキャシュリプレスアレー（ＲＡＲ： ＣＡ
ＣＨＥ ＲＥＰＬＡＣＥ ＡＲＲＡＹ）であって、キャ
ッシュメモリ１３の各ウェイ間の参照情報（６ビツト）
とタグ付きウェイの番号をタグウェイビット（２ビツト
）とを格納する。そして、２２は上記のＲＡＲ２１の参
照情報及びタグウェイ情報と上記のＤＩＲ２１のバリッ
ド情報を受け、書き替えるべきウェイな決定する決定論
理部である。この決定論理部２２においては上記のタグ
ウェイビットの情報に基づいて参照情報を加工する第５
の論理表と、この加工後の参照情報に基づいて書き替え
るべきウェイな指定する第１の論理表とを有しており、
第５及び第１の論理表を経て置換すべきウェイを示すウ
ェイナンバーがリプレスウェイナンバーレジスタ（ＲＥ
ＰＬＡＣＥ ＷＡＹ Ｎｏ ＲＥＧ） ２３にセットさ
れる。
ＣＨＥ ＲＥＰＬＡＣＥ ＡＲＲＡＹ）であって、キャ
ッシュメモリ１３の各ウェイ間の参照情報（６ビツト）
とタグ付きウェイの番号をタグウェイビット（２ビツト
）とを格納する。そして、２２は上記のＲＡＲ２１の参
照情報及びタグウェイ情報と上記のＤＩＲ２１のバリッ
ド情報を受け、書き替えるべきウェイな決定する決定論
理部である。この決定論理部２２においては上記のタグ
ウェイビットの情報に基づいて参照情報を加工する第５
の論理表と、この加工後の参照情報に基づいて書き替え
るべきウェイな指定する第１の論理表とを有しており、
第５及び第１の論理表を経て置換すべきウェイを示すウ
ェイナンバーがリプレスウェイナンバーレジスタ（ＲＥ
ＰＬＡＣＥ ＷＡＹ Ｎｏ ＲＥＧ） ２３にセットさ
れる。
この第５の論理表は第７図に示すように上記のタグウェ
イビットが指定するウェイ番号によって参照情報に情報
を付加するものである。例えば、タグウェイビットの示
すウェイがウェイ１であれば、ＳＯｔを強制的に０、Ｂ
１２を強制的に１、Ｂ１３を強制的に１とするものであ
る。図中符号ＦＯＲＣＥＩ及びＦＯＲＣＥＯは各ビット
を強制的に１またはＯとすることを意味しており、符号
Ｘは変更を加えないことを意味している。
イビットが指定するウェイ番号によって参照情報に情報
を付加するものである。例えば、タグウェイビットの示
すウェイがウェイ１であれば、ＳＯｔを強制的に０、Ｂ
１２を強制的に１、Ｂ１３を強制的に１とするものであ
る。図中符号ＦＯＲＣＥＩ及びＦＯＲＣＥＯは各ビット
を強制的に１またはＯとすることを意味しており、符号
Ｘは変更を加えないことを意味している。
そして、第１の論理表は従来技術の説明において第３図
に示した論理表と全く同一であるのでその詳細な説明は
省略する。
に示した論理表と全く同一であるのでその詳細な説明は
省略する。
これらの決定論理は第２図に示す論理回路図で実現でき
る。
る。
次に本実施例に係る装置の作動について説明する。
まずキャッシュメモリアクセスについて述べる。■ユニ
ットから送出されたＴＥＡＲ（Ｔ ＣＹＣＬＥＥＦＦＥ
ＣＴＩＶＥ ＡＤＲ８） ニよりＴＬＢＩＩならびにＤ
Ｉ Ｒ（ＣＡＣＨＥ ＤＩＲＥＣＴＯＲＹ ＡＲＲＡ
Ｙ） １４がアクセスされ、ＴＬＢＩＩによって変換
されたアドレスとＤＩＲ１４内のアクセスされたアドレ
スとの一致がとられ、一致するアドレスがいずれかのウ
ェイに存在した場合には、該ウェイのＤ Ｍ Ｒ（ＤＩ
ＲＥＣＴＯＲＹ ＭＡＴＣＨＲＥＧＩＳＴＥＲ） １６
をＯＮにセットする。また、ＴＥＡＲＩＯをＳユニット
内で１でコピーしたＢＥＡＲ（Ｂ ＣＹＣＬＥ ＥＦＦ
ＥＣＴＩＶＥ ＡＤＲ８） ２４ ”？？ ハ、Ｄ Ａ
Ｒ（ＣＡＣＩ（Ｅ ＤＡＴＡ ＡＲＲＡＹ） １５が
アクセスされており、該読出しデータのセレクト信号と
して上記ＤＭＲ１６が用いられる。該ＤＭＲ信号により
セレクトされたデータはＩ ＷＲ（ＩＦ ＷＯＲＤ Ｒ
ＥＧＩＳＴＥＲ）１８や０ＷＲ（ＯＰ ＷＯＲＤ ＲＥ
ＧＩＳＴＥＲ） １９ ニ送出される。
ットから送出されたＴＥＡＲ（Ｔ ＣＹＣＬＥＥＦＦＥ
ＣＴＩＶＥ ＡＤＲ８） ニよりＴＬＢＩＩならびにＤ
Ｉ Ｒ（ＣＡＣＨＥ ＤＩＲＥＣＴＯＲＹ ＡＲＲＡ
Ｙ） １４がアクセスされ、ＴＬＢＩＩによって変換
されたアドレスとＤＩＲ１４内のアクセスされたアドレ
スとの一致がとられ、一致するアドレスがいずれかのウ
ェイに存在した場合には、該ウェイのＤ Ｍ Ｒ（ＤＩ
ＲＥＣＴＯＲＹ ＭＡＴＣＨＲＥＧＩＳＴＥＲ） １６
をＯＮにセットする。また、ＴＥＡＲＩＯをＳユニット
内で１でコピーしたＢＥＡＲ（Ｂ ＣＹＣＬＥ ＥＦＦ
ＥＣＴＩＶＥ ＡＤＲ８） ２４ ”？？ ハ、Ｄ Ａ
Ｒ（ＣＡＣＩ（Ｅ ＤＡＴＡ ＡＲＲＡＹ） １５が
アクセスされており、該読出しデータのセレクト信号と
して上記ＤＭＲ１６が用いられる。該ＤＭＲ信号により
セレクトされたデータはＩ ＷＲ（ＩＦ ＷＯＲＤ Ｒ
ＥＧＩＳＴＥＲ）１８や０ＷＲ（ＯＰ ＷＯＲＤ ＲＥ
ＧＩＳＴＥＲ） １９ ニ送出される。
つぎにＲＡＲ（ＣＡＣ：ＨＥ ＲＥＰＬＡＣＥ ＡＲＲ
ＡＹ） ２１の作動について述べる。該ＲＡＲ２１は上
記ＢＥＡＲのさ’） Ｌ １ τ：ｆｆピーであルＲＥ
ＡＲ（ＲＣＹＣＬＥ ＥＦＦＣＴＩＶＥＡＤＲ３）２５
によってアクセスされる。また該ＲＡＲ２１は、ウェイ
間参照状況（６ビツト）とタグウェイビット（２ビツト
）を保持するものである。
ＡＹ） ２１の作動について述べる。該ＲＡＲ２１は上
記ＢＥＡＲのさ’） Ｌ １ τ：ｆｆピーであルＲＥ
ＡＲ（ＲＣＹＣＬＥ ＥＦＦＣＴＩＶＥＡＤＲ３）２５
によってアクセスされる。また該ＲＡＲ２１は、ウェイ
間参照状況（６ビツト）とタグウェイビット（２ビツト
）を保持するものである。
上記ＲＡＲ２１の８ビツトの書き込み論理についての詳
細を述べる。上記８ビツトの書き込み論理は上述した通
りであり、上記ＤＭＲ２１により参照されたＷＡＹ（Ｄ
ＩＲＭＣＨＷＡＹ）を認識し、上述したＢＯｌ・Ｂ ０
２． ＢＯ３１Ｂ！ｌ＋ Ｂｔ：ｉ・Ｂ２３の参照状況
ビットに書き込む（例えばウェイＯが参照された場合に
はＢ。、、 Ｂ、２． Ｂｏ、に“１゛′が書き込まれ
る）。またデータの登録に際しては、タグなしデータ登
録時とタグ付きデータ登録時の二通りの書き込み論理が
ある。前者の書き込み論理は上述したように参照状況ビ
ット（６ビツト）にのみ書き込みが行われる。また、後
者の書き込み論理は参照状況ビット（６ビツト）ならび
にタグウェイビット（２ビツト）に書き込みが行われる
。参照状況ビットへ書き込む値は前者と同様であり、タ
グウェイビットへ書き込む値は、■ユニットから送出さ
れてくるＴＡＧ信号によりタグ付きデータであることを
認識し、該タグ付きデータをキャッシュメモリへ登録す
る際のウェイ番号（例えばウェイ０へ登録する場合には
２ビツトとも“０”）をＴＢ、、ＴＢ、の２ビツトに書
き込むものである。以上のことにより書き込まれた情報
とＤＩＲのＶＡＬＩＤ信号をもとに第２図に示す決定論
理が構成され置換されるウェイ情報がＲＥＰＬＡＣＥＷ
ＡＹ ＮＯ，ＲＥＧ ２３にセットされる。
細を述べる。上記８ビツトの書き込み論理は上述した通
りであり、上記ＤＭＲ２１により参照されたＷＡＹ（Ｄ
ＩＲＭＣＨＷＡＹ）を認識し、上述したＢＯｌ・Ｂ ０
２． ＢＯ３１Ｂ！ｌ＋ Ｂｔ：ｉ・Ｂ２３の参照状況
ビットに書き込む（例えばウェイＯが参照された場合に
はＢ。、、 Ｂ、２． Ｂｏ、に“１゛′が書き込まれ
る）。またデータの登録に際しては、タグなしデータ登
録時とタグ付きデータ登録時の二通りの書き込み論理が
ある。前者の書き込み論理は上述したように参照状況ビ
ット（６ビツト）にのみ書き込みが行われる。また、後
者の書き込み論理は参照状況ビット（６ビツト）ならび
にタグウェイビット（２ビツト）に書き込みが行われる
。参照状況ビットへ書き込む値は前者と同様であり、タ
グウェイビットへ書き込む値は、■ユニットから送出さ
れてくるＴＡＧ信号によりタグ付きデータであることを
認識し、該タグ付きデータをキャッシュメモリへ登録す
る際のウェイ番号（例えばウェイ０へ登録する場合には
２ビツトとも“０”）をＴＢ、、ＴＢ、の２ビツトに書
き込むものである。以上のことにより書き込まれた情報
とＤＩＲのＶＡＬＩＤ信号をもとに第２図に示す決定論
理が構成され置換されるウェイ情報がＲＥＰＬＡＣＥＷ
ＡＹ ＮＯ，ＲＥＧ ２３にセットされる。
次に決定論理についての詳細を述べる。ウェイ間の参照
状況を示す上記６ビツトに対し、第５の論理表に示すよ
うタグ付きデータがウェイＯに登録されている場合には
Ｂ。１． ＢＯ２，ＢＯ３の３ビツトは強制的に“１°
′にされて読出され、他のビットは書き込まれたままの
値で読出される。同様にタグ付きデータが他のウェイに
登録されている場合にも一部のビットは第５の論理表に
従った値に強制的に変換され読出される。ＤＩＲのバリ
ッド・ビットがウェイ０からウェイ３まですべて１であ
る場合は以上のようにして読出されたＲＥＰＬＢＯＩ、
ＲＥＰＬ ＢＯ２，ＲＥＰＬ ＢＯ３，ＲＥＰＬ Ｂ１
２．ＲＥＰＬ Ｂ１３．ＲＥＰＬＢ２３（ＲＥＰＬＡＣ
Ｅ ＢＩＴ）の６ビツトにより、ＬＲＵアルゴリズム（
第１の論理表）に従った置換が行われる。つまり、ウェ
イ０にタグ付きデータが登録されている場合には、ウェ
イ０を最新の情報であるよう上記ＲＥＰＬＡＣＥ ＢＩ
Ｔを制御しウェイ０の置換を阻止している。他のウェイ
にタグ付きデータが登録されている場合にも同様のこと
が行われる。なお、ＤＩＲのバリッド・ビットが１でな
いウェイがある場合は、その中でもっとも若い番号のウ
ェイが置換ウェイとして選ばれる。また、該置換アルゴ
リズムによって新たに登録されるデータがタグ付きデー
タである場合には、新たなタグ付きデータをキャッシュ
メモリへ登録する際のウェイ番号がＴＢｏ、ＴＢ□に書
き込まれる。そうでない場合にはＴＢ、、ＴＢ□は現在
の値を維持するものである。これにより１ラインにつき
１ウエイがタグ付きデータにあてがわれることになる。
状況を示す上記６ビツトに対し、第５の論理表に示すよ
うタグ付きデータがウェイＯに登録されている場合には
Ｂ。１． ＢＯ２，ＢＯ３の３ビツトは強制的に“１°
′にされて読出され、他のビットは書き込まれたままの
値で読出される。同様にタグ付きデータが他のウェイに
登録されている場合にも一部のビットは第５の論理表に
従った値に強制的に変換され読出される。ＤＩＲのバリ
ッド・ビットがウェイ０からウェイ３まですべて１であ
る場合は以上のようにして読出されたＲＥＰＬＢＯＩ、
ＲＥＰＬ ＢＯ２，ＲＥＰＬ ＢＯ３，ＲＥＰＬ Ｂ１
２．ＲＥＰＬ Ｂ１３．ＲＥＰＬＢ２３（ＲＥＰＬＡＣ
Ｅ ＢＩＴ）の６ビツトにより、ＬＲＵアルゴリズム（
第１の論理表）に従った置換が行われる。つまり、ウェ
イ０にタグ付きデータが登録されている場合には、ウェ
イ０を最新の情報であるよう上記ＲＥＰＬＡＣＥ ＢＩ
Ｔを制御しウェイ０の置換を阻止している。他のウェイ
にタグ付きデータが登録されている場合にも同様のこと
が行われる。なお、ＤＩＲのバリッド・ビットが１でな
いウェイがある場合は、その中でもっとも若い番号のウ
ェイが置換ウェイとして選ばれる。また、該置換アルゴ
リズムによって新たに登録されるデータがタグ付きデー
タである場合には、新たなタグ付きデータをキャッシュ
メモリへ登録する際のウェイ番号がＴＢｏ、ＴＢ□に書
き込まれる。そうでない場合にはＴＢ、、ＴＢ□は現在
の値を維持するものである。これにより１ラインにつき
１ウエイがタグ付きデータにあてがわれることになる。
（発明の効果）
以上説明したように本発明によれば、キャッシュメモリ
の制御方法を、特定のデータをタグ付きデータとして、
このようなタグ付きデータを格納したウェイのうち同時
存在する特定個数をタグ付きウェイとし、データ書き替
えのとき、タグ付きウェイを上記のアルゴリズムにおけ
る書き替えの対象とならないものとして取扱い、タグ付
きデータの書き替えの時にはこのタグ付きデータを格納
したウェイを新たなタグ付きウェイとして入換えるよう
にしたから、特定のデータの常駐率を高いものとして効
率のよいキャッシュメモリの制御を行なうことができる
という効果を奏する。
の制御方法を、特定のデータをタグ付きデータとして、
このようなタグ付きデータを格納したウェイのうち同時
存在する特定個数をタグ付きウェイとし、データ書き替
えのとき、タグ付きウェイを上記のアルゴリズムにおけ
る書き替えの対象とならないものとして取扱い、タグ付
きデータの書き替えの時にはこのタグ付きデータを格納
したウェイを新たなタグ付きウェイとして入換えるよう
にしたから、特定のデータの常駐率を高いものとして効
率のよいキャッシュメモリの制御を行なうことができる
という効果を奏する。
第１図は本発明が適用される装置の全体構成図、第２図
は第１図に示した装置の決定論理部の論理回路を示す図
、第３図はＬＲＵ方式に用いる論理表を示す図、第４図
、第５図及び第６図は書き込み論理部に格納した第２、
第３及び第４の論理表を夫々示す図、第７図は決定論理
部に格納した第５の論理表を示す図、第８図は本発明が
適用される計算機を示す図、第９図はキャッシュメモリ
のウェイ間の関係を示す図である。 １１・・・ＴＬＢ １３・・・キャッシュメモリ ２０・・・書き込み論理部 ２１・・・ＲＡＲ ２２・・・決定論理部
は第１図に示した装置の決定論理部の論理回路を示す図
、第３図はＬＲＵ方式に用いる論理表を示す図、第４図
、第５図及び第６図は書き込み論理部に格納した第２、
第３及び第４の論理表を夫々示す図、第７図は決定論理
部に格納した第５の論理表を示す図、第８図は本発明が
適用される計算機を示す図、第９図はキャッシュメモリ
のウェイ間の関係を示す図である。 １１・・・ＴＬＢ １３・・・キャッシュメモリ ２０・・・書き込み論理部 ２１・・・ＲＡＲ ２２・・・決定論理部
Claims (1)
- 【特許請求の範囲】 複数のウェイで構成されるキャッシュメモリの制御方法
であって、どのウェイのデータを書き替えるかを所定の
アルゴリズムで決定するものにおいて、 特定のデータをタグ付きデータとして、このようなタグ
付きデータを格納したウェイのうち同時存在する特定個
数をタグ付きウェイとし、 データ書き替えのとき、タグ付きウェイを上記のアルゴ
リズムにおける書き替えの対象とならないものとして取
扱い、 タグ付きデータの書き替えの時にはこのタグ付きデータ
を格納したウェイを新たなタグ付きウェイとして入換え
ることを特徴とするキャシュメモリの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028750A JPH0821001B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63028750A JPH0821001B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリの制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01205250A true JPH01205250A (ja) | 1989-08-17 |
| JPH0821001B2 JPH0821001B2 (ja) | 1996-03-04 |
Family
ID=12257084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63028750A Expired - Fee Related JPH0821001B2 (ja) | 1988-02-12 | 1988-02-12 | キャッシュメモリの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821001B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349656A (en) * | 1990-11-28 | 1994-09-20 | Hitachi, Ltd. | Task scheduling method in a multiprocessor system where task selection is determined by processor identification and evaluation information |
| US6643737B1 (en) | 1998-11-13 | 2003-11-04 | Nec Electronics Corporation | Cache lock device and method therefor |
| JP2005149290A (ja) * | 2003-11-18 | 2005-06-09 | Seiko Epson Corp | 情報処理装置およびキャッシュメモリ制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724083A (en) * | 1980-07-17 | 1982-02-08 | Nec Corp | Buffer memory |
-
1988
- 1988-02-12 JP JP63028750A patent/JPH0821001B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724083A (en) * | 1980-07-17 | 1982-02-08 | Nec Corp | Buffer memory |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349656A (en) * | 1990-11-28 | 1994-09-20 | Hitachi, Ltd. | Task scheduling method in a multiprocessor system where task selection is determined by processor identification and evaluation information |
| US6643737B1 (en) | 1998-11-13 | 2003-11-04 | Nec Electronics Corporation | Cache lock device and method therefor |
| JP2005149290A (ja) * | 2003-11-18 | 2005-06-09 | Seiko Epson Corp | 情報処理装置およびキャッシュメモリ制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821001B2 (ja) | 1996-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |