JPH01205353A - 多バンクメモリの制御方式および回路 - Google Patents
多バンクメモリの制御方式および回路Info
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- JPH01205353A JPH01205353A JP2893088A JP2893088A JPH01205353A JP H01205353 A JPH01205353 A JP H01205353A JP 2893088 A JP2893088 A JP 2893088A JP 2893088 A JP2893088 A JP 2893088A JP H01205353 A JPH01205353 A JP H01205353A
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- JP
- Japan
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- bank
- memory
- window
- address
- address signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の［１的
［産業上の利用分野１
本発明は、複数のデータを並列にアクセスする多バンク
メモリの制御方式Ｊ９よび回路、特に−・連のデータパ
ケット群からなるウィンドウ形式のアクセスを容易に実
現するメモリ制御方式および回路に関Ｊる。
メモリの制御方式Ｊ９よび回路、特に−・連のデータパ
ケット群からなるウィンドウ形式のアクセスを容易に実
現するメモリ制御方式および回路に関Ｊる。
［従来の技術１
−」ンピュータやデータ通信等における高速信号処理の
分野では処理の対象となるＹ−夕信号を如何に高速にメ
モリより供給し格納するか所謂読み出し占き込み動作速
度に係るアクセスタイムが重要な問題となっている。メ
モリのデバイス速度には使用するプロセス技術によって
限界があり、高速化のためにメモリアクセスを並列化し
て高速化する手法が通常利用されている。
分野では処理の対象となるＹ−夕信号を如何に高速にメ
モリより供給し格納するか所謂読み出し占き込み動作速
度に係るアクセスタイムが重要な問題となっている。メ
モリのデバイス速度には使用するプロセス技術によって
限界があり、高速化のためにメモリアクセスを並列化し
て高速化する手法が通常利用されている。
並列化の１つのｈ法はメモリを複数のメモリバンクに分
割し各メモリバンクのデータ信号を並列に入出カケる多
バンクメモリを用いる６式である。
割し各メモリバンクのデータ信号を並列に入出カケる多
バンクメモリを用いる６式である。
第６図は従来り式に基ずく多バンクメモリの構成例を示
す。同図中１はメモリアクセス信号Ｓ１の入力端子、２
はメｔり制御回路、３はアドレス発生回路、４は複数の
メモリバンク４ａ〜４ｄからなる多バンクメ七り、５は
スイッチ回路網、６はデータ入出力ポートである。
す。同図中１はメモリアクセス信号Ｓ１の入力端子、２
はメｔり制御回路、３はアドレス発生回路、４は複数の
メモリバンク４ａ〜４ｄからなる多バンクメ七り、５は
スイッチ回路網、６はデータ入出力ポートである。
次いで従来方式ではメモリアクセス信号Ｓ１が入力端子
１より入力されると、メ七り制御回路２は多バンクメｔ
す４のアドレス発生回路３に対しアドレス信号８２およ
びアドレスモード制御２Ｉｌ信ＱＳ３を、スイッチ回路
網５に対しデータ接続モード指定制御信号Ｓ４を出力す
る。アドレス発生回路３は、アドレスｔ−ド制御信号Ｓ
３に従ってアドレス信号Ｓ２を修飾し、各メ［リバンク
４ａ−７１ｄのアドレスを特定信号５５ａ−８５ｄを算
出して各メモリバンク４ａ〜４ｄに出力する。このため
には、各メモリバンク４ａ〜４ｄ毎に対応して複雑なア
ドレス’１２ｆ定信乃３５ａ−３５ｄの発生コニット３
ａ〜３ｄを具備する必要があり、また当該各ユニット３
ａ〜３ｄの動作を指定するために制御のための大きなオ
ーバーヘッドが必要であった。更に多バンクメモリ４の
データ信号を各データ入出カポ−トロに接続するために
はスイッチ回路網５をデータ接続モード指定制御信号Ｓ
４に従って制御する必要があり、アドレス系と同様の問
題があった。
１より入力されると、メ七り制御回路２は多バンクメｔ
す４のアドレス発生回路３に対しアドレス信号８２およ
びアドレスモード制御２Ｉｌ信ＱＳ３を、スイッチ回路
網５に対しデータ接続モード指定制御信号Ｓ４を出力す
る。アドレス発生回路３は、アドレスｔ−ド制御信号Ｓ
３に従ってアドレス信号Ｓ２を修飾し、各メ［リバンク
４ａ−７１ｄのアドレスを特定信号５５ａ−８５ｄを算
出して各メモリバンク４ａ〜４ｄに出力する。このため
には、各メモリバンク４ａ〜４ｄ毎に対応して複雑なア
ドレス’１２ｆ定信乃３５ａ−３５ｄの発生コニット３
ａ〜３ｄを具備する必要があり、また当該各ユニット３
ａ〜３ｄの動作を指定するために制御のための大きなオ
ーバーヘッドが必要であった。更に多バンクメモリ４の
データ信号を各データ入出カポ−トロに接続するために
はスイッチ回路網５をデータ接続モード指定制御信号Ｓ
４に従って制御する必要があり、アドレス系と同様の問
題があった。
第７図は並列アクセスという条件だけを考慮した例であ
るが、ウィンドウ形式のアクセスを実現出来ない欠点を
ｈしている。
るが、ウィンドウ形式のアクセスを実現出来ない欠点を
ｈしている。
［発明が解決しようとする問題点１
本発明は前記従来の欠点を解決し、簡易にして制御の為
のＡ−バヘッドの少ないウィンドウ形式のメモリアクセ
スを可能とする多バンクメモリの制御方式および回路を
提供せんとするものである。
のＡ−バヘッドの少ないウィンドウ形式のメモリアクセ
スを可能とする多バンクメモリの制御方式および回路を
提供せんとするものである。
（２）発明の構成
［問題点を解決するための手段］
本発明の多バンクメモリの制御回路は、ｎ個（ｎ＞１）
のメモリバンクより構成される多バンクメモリの制御回
路構成において、入力アドレス信号はバンク内アドレス
を指定するビット群へと前記メモリバンクを指定するビ
ット群Ｂより構成され、予め定められたオフセットアト
［レス信号をＡ０、前記メモリバンク番号を示ず整数
をｉ ＝０．１．・・・・・・ｎ−１とする場合、当該
メモリバンクｉはｉ≧８の場合には前記バンク内アドレ
ス信号をＡ、ｉ＜Ｂの場合には前記バンク内のアドレス
信号をＡ＋ＡｏとしてアクセスすＱｌ／す る第一の手段と、ｆ−タ入出力ポート数を示す整数をｊ
＝＝０、１．・・・・・・ｍ−１とする場合、当該デー
タ入出力ポートＰｊは予め指定されたウィンドウ内アド
レス信号Ｗｊにより前記メモリバンク（Ｗｊ ４ ［３
＞ （ｍｏｄ ｎ）に接続する第二の手段を有して
なり、その制御方式は、前記多バンクメｔりの前記メモ
リバン９群に対し前記ウィンドウの先頭を示すアドレス
をバンク内アドレス信号とバンクアドレス信号により入
力指定し、前記ウィンドウ内の全データ信号を前記ウィ
ンドウ内アドレス信号によりデータ人出ツノポートから
並列に同時並行して入出力アクセス制御出来る様にして
大幅なアクセスタイムの短縮化を計ったものである 実 施 例］ 本発明回路の実施例を第１図につき説明する。
のメモリバンクより構成される多バンクメモリの制御回
路構成において、入力アドレス信号はバンク内アドレス
を指定するビット群へと前記メモリバンクを指定するビ
ット群Ｂより構成され、予め定められたオフセットアト
［レス信号をＡ０、前記メモリバンク番号を示ず整数
をｉ ＝０．１．・・・・・・ｎ−１とする場合、当該
メモリバンクｉはｉ≧８の場合には前記バンク内アドレ
ス信号をＡ、ｉ＜Ｂの場合には前記バンク内のアドレス
信号をＡ＋ＡｏとしてアクセスすＱｌ／す る第一の手段と、ｆ−タ入出力ポート数を示す整数をｊ
＝＝０、１．・・・・・・ｍ−１とする場合、当該デー
タ入出力ポートＰｊは予め指定されたウィンドウ内アド
レス信号Ｗｊにより前記メモリバンク（Ｗｊ ４ ［３
＞ （ｍｏｄ ｎ）に接続する第二の手段を有して
なり、その制御方式は、前記多バンクメｔりの前記メモ
リバン９群に対し前記ウィンドウの先頭を示すアドレス
をバンク内アドレス信号とバンクアドレス信号により入
力指定し、前記ウィンドウ内の全データ信号を前記ウィ
ンドウ内アドレス信号によりデータ人出ツノポートから
並列に同時並行して入出力アクセス制御出来る様にして
大幅なアクセスタイムの短縮化を計ったものである 実 施 例］ 本発明回路の実施例を第１図につき説明する。
同図は本発明の多バンクメモリの制御回路の・−構成例
説明図である。図中Ｔ１はバンク内アドレス入力端子、
Ｔ２はバンクアドレス入力端子、ＣＯ〜Ｃ３は比較器、
ＳＥＯ〜ＳＥ３はしレクタ、Ｗはレジスタ、ＡＤは加算
器、ＢＭはメモリバンクＭＢＯ〜ＭＢ３からなる多バン
クメモリ、ＳＷＮはスイッチ回路ＳＷＯ〜ＳＷ３を備え
るスイッチ回路網、ＷＯ〜Ｗ３はレジスタ、ＡＤＯ−Ａ
Ｄ３は加算器、ＰＯ〜Ｐ３はデータ入出力ポートｒある
。
説明図である。図中Ｔ１はバンク内アドレス入力端子、
Ｔ２はバンクアドレス入力端子、ＣＯ〜Ｃ３は比較器、
ＳＥＯ〜ＳＥ３はしレクタ、Ｗはレジスタ、ＡＤは加算
器、ＢＭはメモリバンクＭＢＯ〜ＭＢ３からなる多バン
クメモリ、ＳＷＮはスイッチ回路ＳＷＯ〜ＳＷ３を備え
るスイッチ回路網、ＷＯ〜Ｗ３はレジスタ、ＡＤＯ−Ａ
Ｄ３は加算器、ＰＯ〜Ｐ３はデータ入出力ポートｒある
。
しかして本発明り式の一実施手順を第１図について説明
する。
する。
本発明方式では、入力端子Ｔ１より入力されたバンク内
アドレス信Ｑ Ａは加算器ＡＤによってレジスタＷに格
納されたオフセットアドレス信号ＡＯと加算される。当
該信号Ａ及びΔ＋ＡＯはセレクタＳ［０からＳＦ３に入
力される。
アドレス信Ｑ Ａは加算器ＡＤによってレジスタＷに格
納されたオフセットアドレス信号ＡＯと加算される。当
該信号Ａ及びΔ＋ＡＯはセレクタＳ［０からＳＦ３に入
力される。
７Ｊ入力ＱａＦＴ２より入力されたバンクアドレス信号
Ｂは比較器ＣＯ〜Ｃ３によって当該メモリバンクＭＩ３
０〜ＭＢ３の番号ｉ（０〜３）と比較され前記セレクタ
５ＩＥＯ−３Ｅ３の切替え制御信号ＳａＯ〜３ａ３とな
る。セレクタＳＥＯ〜ＳＥ３は切替え制御信号ＳａＯ〜
３ａ３により、Ｂ≦：ならばバンク内アドレス信Ｆ＋へ
を、１３＞ｉならばアドレス信号Ａ ＋Ａ Ｏを多バン
クメモリＢＭのメモリバンクＭＢＯ−ＭＢ３に接続する
。
Ｂは比較器ＣＯ〜Ｃ３によって当該メモリバンクＭＩ３
０〜ＭＢ３の番号ｉ（０〜３）と比較され前記セレクタ
５ＩＥＯ−３Ｅ３の切替え制御信号ＳａＯ〜３ａ３とな
る。セレクタＳＥＯ〜ＳＥ３は切替え制御信号ＳａＯ〜
３ａ３により、Ｂ≦：ならばバンク内アドレス信Ｆ＋へ
を、１３＞ｉならばアドレス信号Ａ ＋Ａ Ｏを多バン
クメモリＢＭのメモリバンクＭＢＯ−ＭＢ３に接続する
。
レジスタＷのオフセットアドレス信号Δ０は事前に格納
された設定値である。以上の結果多バンクメモリＢＭの
各メモリバンクＭＢＯ〜ＭＢ３にはウィンドウ形式のデ
ータアクセスに必要なアドレス信号Ａ又はΔトＡＯが供
給されることになる。
された設定値である。以上の結果多バンクメモリＢＭの
各メモリバンクＭＢＯ〜ＭＢ３にはウィンドウ形式のデ
ータアクセスに必要なアドレス信号Ａ又はΔトＡＯが供
給されることになる。
次にデータ入出力ポートＰＯ〜Ｐ３と多バンクメモリＢ
’Ｍの接続手続を説明する。各メモリバンクＭＢＯ〜Ｍ
Ｂ３の入出力データ信号ＤＯ〜Ｄ３はスイッチ回路網Ｓ
ＷＮに接続される。
’Ｍの接続手続を説明する。各メモリバンクＭＢＯ〜Ｍ
Ｂ３の入出力データ信号ＤＯ〜Ｄ３はスイッチ回路網Ｓ
ＷＮに接続される。
各データ入出力ポートＰＯ〜Ｐ３に対応するウィンドウ
内アドレス信号Ｗｊは予めレジスタＷＯ−Ｗ３に格納さ
れている。バンクアドレス信ｉＢ ＢとレジスタＳＷＯ
〜ＳＷ３の各ウィンドウ内アドレス佑号Ｗｊは加算器Ａ
ＤＯ〜ＡＤ３によって加算されｎを法としてそのモジュ
ロ値がスイッチ回路網ＳＷＮの各スイッチ回路ＳＷＯ〜
ＳＷ３の切替え制御信号ＳｂＯ〜Ｓｂ３として出力され
る。ここにｎは多バンクメｔすＢＭのメモリバンクＭＢ
Ｏ〜Ｍ［３３の数である。この結果ｊ番のデータ入出力
ポートｐｉは（Ｂ＋Ｗｊ ＞（ｍｏｄ ｎ）番のメ［
リバンクＭＢＯ〜ＭＢ３と接続されることになる。
内アドレス信号Ｗｊは予めレジスタＷＯ−Ｗ３に格納さ
れている。バンクアドレス信ｉＢ ＢとレジスタＳＷＯ
〜ＳＷ３の各ウィンドウ内アドレス佑号Ｗｊは加算器Ａ
ＤＯ〜ＡＤ３によって加算されｎを法としてそのモジュ
ロ値がスイッチ回路網ＳＷＮの各スイッチ回路ＳＷＯ〜
ＳＷ３の切替え制御信号ＳｂＯ〜Ｓｂ３として出力され
る。ここにｎは多バンクメｔすＢＭのメモリバンクＭＢ
Ｏ〜Ｍ［３３の数である。この結果ｊ番のデータ入出力
ポートｐｉは（Ｂ＋Ｗｊ ＞（ｍｏｄ ｎ）番のメ［
リバンクＭＢＯ〜ＭＢ３と接続されることになる。
［作 用１
本発明は前記のように構成することによりウィンドウ形
式のＹ−タアクセスがどのように利用されるかを第２図
を用いて次に説明する。
式のＹ−タアクセスがどのように利用されるかを第２図
を用いて次に説明する。
同図は１６ｘ１６のデータ座標軸から成る二次元配置さ
れたメモリ空間座標であり、ウィンドウとしてＷａ、Ｗ
ｂの二種の例を示している。ウィンドウＷａはＸ方向に
連続した４デ一タ信号ＤＯ−Ｄ３を指定するウィンドウ
であり、ＷＰがウィンドウＷａの先頭データ信号ＤＯ位
置を示している。Ｐ Ｏ，Ｐ １． Ｐ ２． Ｐ ３
はウィンドウＷａ内のデータ信号ＤＯ〜Ｄ３を接続すべ
きデータ入出力ポートを示している。この様なアクセス
を実現するためにはバンクアドレス信号Ｂ及びバンク内
アドレス信＠Ａを第３図のように指定すれば良い。すな
わち水平方向の各データ毎にバンクアドレス信号Ｂが０
．１．２．３．０．１．・・・・・・と変化し任意の位
置のウィンドウＷａに対し４個のデータ信号Ｄｏ−Ｄ３
は必ず異なるメモリバンクＭＢＯ〜ＭＢ３に含まれる様
にする。第２図の例では先頭データ信号１〕０位買ＷＰ
＝ （Ｘ。
れたメモリ空間座標であり、ウィンドウとしてＷａ、Ｗ
ｂの二種の例を示している。ウィンドウＷａはＸ方向に
連続した４デ一タ信号ＤＯ−Ｄ３を指定するウィンドウ
であり、ＷＰがウィンドウＷａの先頭データ信号ＤＯ位
置を示している。Ｐ Ｏ，Ｐ １． Ｐ ２． Ｐ ３
はウィンドウＷａ内のデータ信号ＤＯ〜Ｄ３を接続すべ
きデータ入出力ポートを示している。この様なアクセス
を実現するためにはバンクアドレス信号Ｂ及びバンク内
アドレス信＠Ａを第３図のように指定すれば良い。すな
わち水平方向の各データ毎にバンクアドレス信号Ｂが０
．１．２．３．０．１．・・・・・・と変化し任意の位
置のウィンドウＷａに対し４個のデータ信号Ｄｏ−Ｄ３
は必ず異なるメモリバンクＭＢＯ〜ＭＢ３に含まれる様
にする。第２図の例では先頭データ信号１〕０位買ＷＰ
＝ （Ｘ。
Ｙ）＝（５，４＞すなわちＷＰ＝ （Ａ、［３＞ 、＝
（１７，１）でありウィンドウＷａの第一データ信号Ｄ
Ｏは第一メモリバンクＭＢＯのアドレス１７にある。メ
モリバンクＭＢＩ〜ＭＢ３のバンクアドレスは当該メモ
リバンクＭＲＩ〜ＭＢ３の番号ｉ（１〜３）が入力され
たバンクアドレス信号Ｂ以上であるからバンク内アドレ
ス信号Ａ１メモリバンクＭＢＯのバンクアドレスは当該
バンク番号ｉ （０）が入力されたバンクアドレス信号
Ｂ未満であるからアドレス信号Ａ＋△０とする。ＡＯは
オフセットアドレス信号であり、この場合へ〇−４であ
る。この結果ウィンドウＷａ内の４デ一タ信号ＤＯ〜Ｄ
３がメモリバンクＭ１３０−Ｍ１３３より読み出される
ことになる。
（１７，１）でありウィンドウＷａの第一データ信号Ｄ
Ｏは第一メモリバンクＭＢＯのアドレス１７にある。メ
モリバンクＭＢＩ〜ＭＢ３のバンクアドレスは当該メモ
リバンクＭＲＩ〜ＭＢ３の番号ｉ（１〜３）が入力され
たバンクアドレス信号Ｂ以上であるからバンク内アドレ
ス信号Ａ１メモリバンクＭＢＯのバンクアドレスは当該
バンク番号ｉ （０）が入力されたバンクアドレス信号
Ｂ未満であるからアドレス信号Ａ＋△０とする。ＡＯは
オフセットアドレス信号であり、この場合へ〇−４であ
る。この結果ウィンドウＷａ内の４デ一タ信号ＤＯ〜Ｄ
３がメモリバンクＭ１３０−Ｍ１３３より読み出される
ことになる。
次の問題はメモリバンクＭＢＯ〜ＭＢ３のデータ信号Ｄ
Ｏ〜Ｄ３を順次ポートＰＯ−Ｐ３に対応付ける事である
。例ではポートＰｉにウィンドウＷａ内の第ｉデータ信
ｔ３０ ｏ〜０３を接続する。このため各ポートＰＯ〜
Ｐ３のウィンドウ内アドレス信号へを示ルジスタＷＯ−
Ｗａ内のウィンドウ内アドレス信号Ｗｊには順に０．１
，２．３を設定しておく。入力バンクアドレス信号Ｂは
１であるからデータ入出力ポートＰＪには（Ｗ ｊ ＋
１ ）（ｎ＋ｏｄ ４）メモリバンク、すなわちメ
ーしりバンクＭＢＯ〜Ｍ［３３のデータ信号ＤＯ〜Ｄ３
が接続される串になる。
Ｏ〜Ｄ３を順次ポートＰＯ−Ｐ３に対応付ける事である
。例ではポートＰｉにウィンドウＷａ内の第ｉデータ信
ｔ３０ ｏ〜０３を接続する。このため各ポートＰＯ〜
Ｐ３のウィンドウ内アドレス信号へを示ルジスタＷＯ−
Ｗａ内のウィンドウ内アドレス信号Ｗｊには順に０．１
，２．３を設定しておく。入力バンクアドレス信号Ｂは
１であるからデータ入出力ポートＰＪには（Ｗ ｊ ＋
１ ）（ｎ＋ｏｄ ４）メモリバンク、すなわちメ
ーしりバンクＭＢＯ〜Ｍ［３３のデータ信号ＤＯ〜Ｄ３
が接続される串になる。
ウィンドウｗｂはＹｈ向に連続した８データを指定する
ウィンドウである。ウィンド１りＷａと同様にＷＰがウ
ィンドウＷａの第一データ信号位置を示している。この
例ではＷＰは第４図のごとく指定すれば良い。先頭デー
タ信号位置ＷＰ＝ （Ｘ、Ｙ）＝ （１３，６）すなわ
ちＷＰ−（Ａ、Ｂ）＝ （２６，６）、Ａｏ ＝８．Ｗ
Ｊ＝０．４．２．６．１．５．３．７と設定することに
よってウィンドウＷａの例と同様に８つのγ−タ入出力
ポートＰＯ〜Ｐ１より８つのｆ−タｍ＠Ｄｏ−ｒ）７を
並列にアクセスする事が出来る。もらろん、この場合の
制御回路の構成は第１図の４メ−ＥリバンクＭ［３０〜
ＭＢ３構成を８メモリバンクＭＢＯ〜ＭＢ７構成に拡張
した構成が必要である。
ウィンドウである。ウィンド１りＷａと同様にＷＰがウ
ィンドウＷａの第一データ信号位置を示している。この
例ではＷＰは第４図のごとく指定すれば良い。先頭デー
タ信号位置ＷＰ＝ （Ｘ、Ｙ）＝ （１３，６）すなわ
ちＷＰ−（Ａ、Ｂ）＝ （２６，６）、Ａｏ ＝８．Ｗ
Ｊ＝０．４．２．６．１．５．３．７と設定することに
よってウィンドウＷａの例と同様に８つのγ−タ入出力
ポートＰＯ〜Ｐ１より８つのｆ−タｍ＠Ｄｏ−ｒ）７を
並列にアクセスする事が出来る。もらろん、この場合の
制御回路の構成は第１図の４メ−ＥリバンクＭ［３０〜
ＭＢ３構成を８メモリバンクＭＢＯ〜ＭＢ７構成に拡張
した構成が必要である。
第３Ｎｂび第４図の動作を実現り゛る回路は例えば第５
図のごときビットスイッチマトリックスによって構成す
ることが出来る。すなわちアドレスモードをアドレスビ
ットの配列によって変形し、多種多様なアドレスモード
を実現する事が出来る。この場合アドレスモードはスイ
ッチマトリクスの接続パターンを指定する事と等価Ｃあ
る。
図のごときビットスイッチマトリックスによって構成す
ることが出来る。すなわちアドレスモードをアドレスビ
ットの配列によって変形し、多種多様なアドレスモード
を実現する事が出来る。この場合アドレスモードはスイ
ッチマトリクスの接続パターンを指定する事と等価Ｃあ
る。
なお実施例では多バンクメｔすＢＭを対象にして説明し
たが、多ポートメモリや多バンク多ポートメモリに対し
ても本発明の趣旨を適用することは容易に考えられる。
たが、多ポートメモリや多バンク多ポートメモリに対し
ても本発明の趣旨を適用することは容易に考えられる。
またメモリバンク数どして４，８の例を示したが一般に
二双上のメモリバンクからなる多バンクメモリＢＭに容
易に拡張出来ることは７１うまでも無い。またポート数
ｍとバンク数ｎは必ずしも一致していなくても良い。
二双上のメモリバンクからなる多バンクメモリＢＭに容
易に拡張出来ることは７１うまでも無い。またポート数
ｍとバンク数ｎは必ずしも一致していなくても良い。
（３）発明の効果
かくして本発明はウィンドウ形式のデータアクセスが筒
易に実現でさ、同形のウィンドウ形式のアクセスに対し
ては制御の切替え用Ａ−バーヘッドを必要としないので
、メモリの並列アクセス回路や高速な多バンクメモリの
制御回路に使用出来る等価れた効果を奏する。
易に実現でさ、同形のウィンドウ形式のアクセスに対し
ては制御の切替え用Ａ−バーヘッドを必要としないので
、メモリの並列アクセス回路や高速な多バンクメモリの
制御回路に使用出来る等価れた効果を奏する。
第１図は本発明方式に基ずく多バンクメモリの実施例を
示す制御回路構成図、第２図乃至第４図は同・ウィンド
ウ形式のデータアクセスのそれぞれ説明図、第５図は同
・ビットスイッチマトリックス構成図および第６図乃至
第７図は従来り式に基ずく多バンクメモリのそれぞれ構
成例を示す。 Ａ・・・バンク内アドレス信号 ＡＤ、Ａｒ）Ｏ〜ＡＤ３ ・・・加算器△０・・・オフ
ビットアドレス信シ） Ｂ・・・バンクアドレス信号 ＢＭ・・・多バンクメモ
リＣＯ〜Ｃ３・・・比較器 ＤＯ〜Ｄ３・・・データ信号 ｉ・・・メモリバンク番号 ＭＢＯ〜ＭＢ３・・・メモリバンク ｎ・・・メモリバンク数 ＰＯ〜ｐ ３． Ｐ ｊ・・・データ入出力ポートＳ
ａＯ〜Ｓ ａ３． Ｓ ｂｏ 〜Ｓ ｂ３−・・切替え
制御信号ＳＥＯ〜ＳＥ、３・・・レレクタ ５ＷＯ−３Ｗ３・・・スイッチ回路 ＳＷＮ・・・スイッチ回路網 Ｗ、ＷＯ〜Ｗ３・・・レジスタ Ｗａ、Ｗｂ・・・ウィンドウ Ｗｊ・・・ウィンドウ内アドレス信号 第２図 第４図 Ａｏ＝８ 第５図 Ａ４ Ａ３ Ａ２ ＡＩ ＡＯＢ２ Ｂ＋ ＢＯ第６図 第７図
示す制御回路構成図、第２図乃至第４図は同・ウィンド
ウ形式のデータアクセスのそれぞれ説明図、第５図は同
・ビットスイッチマトリックス構成図および第６図乃至
第７図は従来り式に基ずく多バンクメモリのそれぞれ構
成例を示す。 Ａ・・・バンク内アドレス信号 ＡＤ、Ａｒ）Ｏ〜ＡＤ３ ・・・加算器△０・・・オフ
ビットアドレス信シ） Ｂ・・・バンクアドレス信号 ＢＭ・・・多バンクメモ
リＣＯ〜Ｃ３・・・比較器 ＤＯ〜Ｄ３・・・データ信号 ｉ・・・メモリバンク番号 ＭＢＯ〜ＭＢ３・・・メモリバンク ｎ・・・メモリバンク数 ＰＯ〜ｐ ３． Ｐ ｊ・・・データ入出力ポートＳ
ａＯ〜Ｓ ａ３． Ｓ ｂｏ 〜Ｓ ｂ３−・・切替え
制御信号ＳＥＯ〜ＳＥ、３・・・レレクタ ５ＷＯ−３Ｗ３・・・スイッチ回路 ＳＷＮ・・・スイッチ回路網 Ｗ、ＷＯ〜Ｗ３・・・レジスタ Ｗａ、Ｗｂ・・・ウィンドウ Ｗｊ・・・ウィンドウ内アドレス信号 第２図 第４図 Ａｏ＝８ 第５図 Ａ４ Ａ３ Ａ２ ＡＩ ＡＯＢ２ Ｂ＋ ＢＯ第６図 第７図
Claims (1)
- 【特許請求の範囲】 １、複数のメモリバンクより構成される多バンクメモリ
の制御方式において、前記メモリバンク群に対しウィン
ドウの先頭を示すアドレスをバンク内アドレス信号とバ
ンクアドレス信号により入力指定し、各データ入出力ポ
ートに対応して予め指定されたウィンドウ内アドレス信
号により前記ウィンドウ内の全データー信号を前記デー
タ入出力ポートから並列に同時並行して入出力アクセス
制御してなる多バンクメモリの制御方式 ２、ｎ個（ｎ＞１）のメモリバンクより構成されるメモ
リの制御回路構成において、入力アドレス信号はバンク
内アドレスを指定するビット群Ａと前記メモリバンクを
指定するビット群Ｂより構成され、予め定められたオフ
セットアドレス信号をＡ＿０、前記メモリバンク番号を
示す整数をｉ＝０、１、・・・・・・ｎ−１とする場合
、当該メモリバンクｉはｉ≧Ｂの場合には前記バンク内
のアドレス信号をＡ、ｉ＜Ｂの場合には前記バンク内の
アドレス信号をＡ＋Ａ＿０としてアクセスする第一の手
段と、データ入出力ポート数を示す整数をｊ＝０、１、
・・・・・・ｍ−１とする場合、当該データ入出力ポー
トＰｊは予め指定されたウィンドウ内アドレス信号Ｗｊ
により前記メモリバンク（Ｗｊ＋Ｂ）（ｍｏｄｎ）に接
続する第二の手段を有してなる多バンクメモリの制御回
路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2893088A JPH01205353A (ja) | 1988-02-12 | 1988-02-12 | 多バンクメモリの制御方式および回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2893088A JPH01205353A (ja) | 1988-02-12 | 1988-02-12 | 多バンクメモリの制御方式および回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205353A true JPH01205353A (ja) | 1989-08-17 |
Family
ID=12262118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2893088A Pending JPH01205353A (ja) | 1988-02-12 | 1988-02-12 | 多バンクメモリの制御方式および回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205353A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57114182A (en) * | 1980-12-30 | 1982-07-15 | Fujitsu Ltd | Reentrying system of access to picture memory |
| JPS6226548A (ja) * | 1985-07-26 | 1987-02-04 | Yokogawa Electric Corp | メモリ制御装置 |
-
1988
- 1988-02-12 JP JP2893088A patent/JPH01205353A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57114182A (en) * | 1980-12-30 | 1982-07-15 | Fujitsu Ltd | Reentrying system of access to picture memory |
| JPS6226548A (ja) * | 1985-07-26 | 1987-02-04 | Yokogawa Electric Corp | メモリ制御装置 |
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