JPS6367658A - オンチツプメモリの並列アクセス機構 - Google Patents
オンチツプメモリの並列アクセス機構Info
- Publication number
- JPS6367658A JPS6367658A JP21156186A JP21156186A JPS6367658A JP S6367658 A JPS6367658 A JP S6367658A JP 21156186 A JP21156186 A JP 21156186A JP 21156186 A JP21156186 A JP 21156186A JP S6367658 A JPS6367658 A JP S6367658A
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- JP
- Japan
- Prior art keywords
- memory
- address
- data
- anw
- memories
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オンチップメモリの並列アクセス機構に係わ
り、特に複数のデータ処理装置と大容量メモリが同一チ
ップ上にある場合に、メモリアクセス時間を短縮するの
に好適なオンチップメモリの並列アクセス機構に関する
。
り、特に複数のデータ処理装置と大容量メモリが同一チ
ップ上にある場合に、メモリアクセス時間を短縮するの
に好適なオンチップメモリの並列アクセス機構に関する
。
「３種類の転送モードを備える６８０００用ＤＭＡコン
トローラ」、中動 裕（日立製作所）、日経エレクトロ
ニクス、１９８２．８．２に記載されているように、従
来、メモリの並列アクセスには、インターリーブメモリ
と並列メモリが考えられている。しかしこれらは、次の
アドレスにあるデータをアクセスするためにはプロセッ
サ自身が次のアドレスを生成し、メモリに送らなければ
ならない。
トローラ」、中動 裕（日立製作所）、日経エレクトロ
ニクス、１９８２．８．２に記載されているように、従
来、メモリの並列アクセスには、インターリーブメモリ
と並列メモリが考えられている。しかしこれらは、次の
アドレスにあるデータをアクセスするためにはプロセッ
サ自身が次のアドレスを生成し、メモリに送らなければ
ならない。
また、プロセッサに替わってアドレス生成を行なうもの
にＤＭＡＣ（Ｄｉｒｅｃｔ ＭｅＩＩＩｏｒｙ Ａｃｃ
ｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）があるが、これはメモ
リとは独立のチップであり。
にＤＭＡＣ（Ｄｉｒｅｃｔ ＭｅＩＩＩｏｒｙ Ａｃｃ
ｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）があるが、これはメモ
リとは独立のチップであり。
メモリの並列アクセスについては配慮されていなかった
。
。
〔発明が解決しようとしている問題点〕従来のインター
リーブメモリや並列メモリでは、アクセスするデータの
アドレスがランダムであると仮定している。しかし近年
、メモリの大容量化が進み、大容量データを一括して扱
えるようになると、連続したアドレスを持つデータを大
量に転送する必要が生じる。ＤＭＡＣにはアドレスを生
成する機能があるが、メモリの並列アクセスについては
あまり配慮されていない６例えば、複数のＤＭＡＣと一
個の共有メモリをパスで接続すると、パスがネックとな
って処理速度が上がらないという問題があった。
リーブメモリや並列メモリでは、アクセスするデータの
アドレスがランダムであると仮定している。しかし近年
、メモリの大容量化が進み、大容量データを一括して扱
えるようになると、連続したアドレスを持つデータを大
量に転送する必要が生じる。ＤＭＡＣにはアドレスを生
成する機能があるが、メモリの並列アクセスについては
あまり配慮されていない６例えば、複数のＤＭＡＣと一
個の共有メモリをパスで接続すると、パスがネックとな
って処理速度が上がらないという問題があった。
本発明の目的は、連続したアドレスを持つ大量のデータ
を転送する際のアドレス生成処理をプロセッサ（あるい
はＤＭＡＣ）とは別の、よりメモリに近い処理装置で行
なうことによって、プロセッサの負荷を軽減し、データ
転送を高速化することにある。
を転送する際のアドレス生成処理をプロセッサ（あるい
はＤＭＡＣ）とは別の、よりメモリに近い処理装置で行
なうことによって、プロセッサの負荷を軽減し、データ
転送を高速化することにある。
上記目的は、バンクに分割されたメモリと、複数のアド
レス生成回路とを、アドレス線専用のネットワークを介
して結ぶことにより達成される。
レス生成回路とを、アドレス線専用のネットワークを介
して結ぶことにより達成される。
アドレス生成部は、メモリとの間でデータ転送を行なう
データ処理部の数だけ用意し、各々独立にネットワーク
に接続する。すべてのアドレス生成部とアドレス専用ネ
ットワークは唯一つの制御部で制御される。
データ処理部の数だけ用意し、各々独立にネットワーク
に接続する。すべてのアドレス生成部とアドレス専用ネ
ットワークは唯一つの制御部で制御される。
アドレス生成部をメモリ近傍に複数設け、それらを一括
して制御することで、タイミングをうまく取りながらメ
モリを並列にアクセスすることが可能になる。さらに、
アドレス専用のネットワークを用意することで、分割し
たメモリを一個の共有メモリとして使用することができ
るようになる。
して制御することで、タイミングをうまく取りながらメ
モリを並列にアクセスすることが可能になる。さらに、
アドレス専用のネットワークを用意することで、分割し
たメモリを一個の共有メモリとして使用することができ
るようになる。
以下、本発明を実施例を用いて詳細に説明する。
第１図は、本発明を組み込んだメモリの構成図である。
メモリは信号線１，２，３，１６，１７゜１８を通じて
、メモリの外へのネットワークＮＷに接続されている。
、メモリの外へのネットワークＮＷに接続されている。
メモリへの入力信号線１は、メモリへの制Ｅｌ信号であ
り、ＮＷに接続された他のデータ処理部から出力される
。信号線２，３も同様に、それぞれ他のデータ処理部か
ら出力された、独立したアドレス線である。各データ処
理部がメモリに対してアクセスする場合、まずアドレス
生成部ＡＧにアドレスを送り１次に制御部Ｃ０ＮＴに指
令してアドレス生成部ＡＧとアドレス線ネットワークＡ
Ｎ Ｗを起動させる。
り、ＮＷに接続された他のデータ処理部から出力される
。信号線２，３も同様に、それぞれ他のデータ処理部か
ら出力された、独立したアドレス線である。各データ処
理部がメモリに対してアクセスする場合、まずアドレス
生成部ＡＧにアドレスを送り１次に制御部Ｃ０ＮＴに指
令してアドレス生成部ＡＧとアドレス線ネットワークＡ
Ｎ Ｗを起動させる。
アドレス生成部ＡＧＯ，ＡＧＩは＋１のカウントアツプ
機能を持ったカウンタで構成する。１マシンサイクルを
終了する度に、カウンタは＋１カウントアツプされ、ア
ドレスの上位ビットＡ３１−２を出力する。また、ネッ
トワークＡＮＷは２Ｘ４，３０ビット幅のクロスバ−ス
イッチングネットワークである。制御部Ｃ０ＮＴではア
ドレス生成部Ａ Ｇに入力されたアドレスの下位２ビッ
トＡｌ−０を基にアドレス生成部ＡＧの起動タイミング
を決定する。また同時に、アドレス入力バツファＡＢヘ
アドレスを転送するパスをネットワークＡＮＷ内に用意
する。アドレスの上位ビットＡ３１−２はＡＮＷのパス
を通じて、メモリバンクＭＢＯ，ＭＢＩ、ＭＢ２．ＭＢ
３にそれぞれ転送される。
機能を持ったカウンタで構成する。１マシンサイクルを
終了する度に、カウンタは＋１カウントアツプされ、ア
ドレスの上位ビットＡ３１−２を出力する。また、ネッ
トワークＡＮＷは２Ｘ４，３０ビット幅のクロスバ−ス
イッチングネットワークである。制御部Ｃ０ＮＴではア
ドレス生成部Ａ Ｇに入力されたアドレスの下位２ビッ
トＡｌ−０を基にアドレス生成部ＡＧの起動タイミング
を決定する。また同時に、アドレス入力バツファＡＢヘ
アドレスを転送するパスをネットワークＡＮＷ内に用意
する。アドレスの上位ビットＡ３１−２はＡＮＷのパス
を通じて、メモリバンクＭＢＯ，ＭＢＩ、ＭＢ２．ＭＢ
３にそれぞれ転送される。
次にＡＮＷの動作とそのタイミングを説明する。
ネットワークＡＮＷ内のパスはＡＧＯ，ＡＧＩの各々か
らＡＢＯ，ＡＢＩ、ＡＢ２．ＡＢ３に対してそれぞれ１
本、計８本ある。これらのパスはすべて独立であり、す
べて並列に動作させることができる。第２図に示すよう
に、アドレスの下位２ビットＡｌ−０の値に応じてそれ
ぞれＡＢＯ。
らＡＢＯ，ＡＢＩ、ＡＢ２．ＡＢ３に対してそれぞれ１
本、計８本ある。これらのパスはすべて独立であり、す
べて並列に動作させることができる。第２図に示すよう
に、アドレスの下位２ビットＡｌ−０の値に応じてそれ
ぞれＡＢＯ。
ＡＢＩ、ＡＢ２．ＡＢ３へのパスが選択される。
１マシンサイクル終了する毎に、ＡＧの保持するアドレ
ス値はカウントアツプされ、パスはそれに応じて変更さ
れる。
ス値はカウントアツプされ、パスはそれに応じて変更さ
れる。
ＡＮＷには第２図に示したように４つのフェーズ（Ｐｈ
ａｓｅ Ｏ３）があり、ＡＧＯ，Ａ（’、１は２つ離れ
た異なるメモリバンクと接１′売される。これ４＊ＡＧ
Ｏ，ＡＧＩが、同時に同一のメモリバンクをアクセスす
るのを禁じるために設定された条件である。そのため、
一方のＡＣが作動しているときにもう一方を起動する場
合には、タイミングよく起動させる必要がある。具体的
には、作動中のＡＧのフェーズが、起動をかけるＡＧの
アドレスに対応するフェーズと一致したときに起動をか
ける。
ａｓｅ Ｏ３）があり、ＡＧＯ，Ａ（’、１は２つ離れ
た異なるメモリバンクと接１′売される。これ４＊ＡＧ
Ｏ，ＡＧＩが、同時に同一のメモリバンクをアクセスす
るのを禁じるために設定された条件である。そのため、
一方のＡＣが作動しているときにもう一方を起動する場
合には、タイミングよく起動させる必要がある。具体的
には、作動中のＡＧのフェーズが、起動をかけるＡＧの
アドレスに対応するフェーズと一致したときに起動をか
ける。
データはネットワークＮＷを通じて各データ処理部との
間で転送される。メモリリードの場合、各メモリバンク
ＭＢから出力されたデータはデータ線ネットワークＤＮ
Ｗを通じてメモリバッファレジスタＤＯＯまたはＤＯＩ
にラッチされる。そして制御部Ｃ０ＮＴからのデータ出
方指示に応じてデータをネットワークＮＷに出力する。
間で転送される。メモリリードの場合、各メモリバンク
ＭＢから出力されたデータはデータ線ネットワークＤＮ
Ｗを通じてメモリバッファレジスタＤＯＯまたはＤＯＩ
にラッチされる。そして制御部Ｃ０ＮＴからのデータ出
方指示に応じてデータをネットワークＮＷに出力する。
既に見たように、メモリは４つのバンクに分割されてい
る。分割方式はロー・オーダー・インターリ−ピング（
Ｌｏｗ ０ｒｄｅｒ Ｉｎｔｅｒｌｅａｖｉｎｇ）であ
る。
る。分割方式はロー・オーダー・インターリ−ピング（
Ｌｏｗ ０ｒｄｅｒ Ｉｎｔｅｒｌｅａｖｉｎｇ）であ
る。
各バンクはアドレスの入力バッファＡＢとデータの入出
力バッファＤＢを持っている。各メモリバンクではアド
レス人力バッファＡＢＯ（またはＡＢｌ）にアドレスが
ラッチされた後にメモリアクセスを開始する。アクセス
ディレィの後、出力データはさらにＤ Ｎ Ｗを通じて
出力バッファＤ○０（またはＤＢｌ）にラッチされる。
力バッファＤＢを持っている。各メモリバンクではアド
レス人力バッファＡＢＯ（またはＡＢｌ）にアドレスが
ラッチされた後にメモリアクセスを開始する。アクセス
ディレィの後、出力データはさらにＤ Ｎ Ｗを通じて
出力バッファＤ○０（またはＤＢｌ）にラッチされる。
この際、ＤＮＷの制御は２マシンサイクル前のアドレス
のＡｌ−０の基づいて行なわれる。
のＡｌ−０の基づいて行なわれる。
また、このメモリシステムはホールト機能とストップ様
能を持つ、各データ処理部からストップ信号が入力され
ると、対応するアドレス生成部ＡＧＯまたはＡＧＩにス
トップ指示が出され、アドレス生成部はカウントアツプ
を停止し、ＡＮＷはそのＡＧからのデータを転送するパ
スを用意しなくなる。また、アドレス生成を停止させる
もう一つの方法はボールド信号を用いることである。
能を持つ、各データ処理部からストップ信号が入力され
ると、対応するアドレス生成部ＡＧＯまたはＡＧＩにス
トップ指示が出され、アドレス生成部はカウントアツプ
を停止し、ＡＮＷはそのＡＧからのデータを転送するパ
スを用意しなくなる。また、アドレス生成を停止させる
もう一つの方法はボールド信号を用いることである。
ホール１〜信号が入力されると、ＡＧのカウントアツプ
は一時停止され、Ｔ）Ｏはその値を保持する。
は一時停止され、Ｔ）Ｏはその値を保持する。
ホールト信号Ｓ除の際には、ＡＧの下位２ビツトの情報
を基に、ＡＮＷ、ＤＮＷの動作が再開される。なおデー
タ読みだしの場合、ネットワークＤＮＷの動作はネット
ワークＡＮＷの動作と、状態の変化は同一で、メモリバ
ンクのアクセス時間だけ遅れたものになる。
を基に、ＡＮＷ、ＤＮＷの動作が再開される。なおデー
タ読みだしの場合、ネットワークＤＮＷの動作はネット
ワークＡＮＷの動作と、状態の変化は同一で、メモリバ
ンクのアクセス時間だけ遅れたものになる。
第３図は、ＡＧＯ，ＡＧＯを用いた。データの連続読み
だし動作のタイミングチャートである。
だし動作のタイミングチャートである。
ＡＧＯからのアドレス出力Ａ３１−０が確定すると、そ
の下位２ビットＡｌ−０に基づいてＡＮＷが制御される
。他のアドレス生成部との間で衝突が起こらないタイミ
ングでＡＮＷの動作（データバスの確保）とそれに続＜
：ＡＧＯのカウントアツプを開始する。ＡＧＯからの出
力はＡＮＷを通じてＡＢＯにラッチされる。その後ＡＧ
Ｏはカウントアツプされ、続いてＡＮＷの状態が次のフ
ェーズに移る。以後、制御部からストップまたはホール
ト指示が入力されるまでこの処理を繰り返し、メモリバ
ッファレジスタＤＯＯおよびＤＯＩにデータが出力され
る。
の下位２ビットＡｌ−０に基づいてＡＮＷが制御される
。他のアドレス生成部との間で衝突が起こらないタイミ
ングでＡＮＷの動作（データバスの確保）とそれに続＜
：ＡＧＯのカウントアツプを開始する。ＡＧＯからの出
力はＡＮＷを通じてＡＢＯにラッチされる。その後ＡＧ
Ｏはカウントアツプされ、続いてＡＮＷの状態が次のフ
ェーズに移る。以後、制御部からストップまたはホール
ト指示が入力されるまでこの処理を繰り返し、メモリバ
ッファレジスタＤＯＯおよびＤＯＩにデータが出力され
る。
本発明によれば、高速かつ並列アクセス可能な共有メモ
リが実現できる。アドレスが完全にランダムなデータを
アクセスする場合であっても、インターリーブメモリを
使用して効果がある。さらに、連続（もしくは一定のパ
ターンを持ち、アドレス生成部で生成可能な）アドレス
をアクセスする場合には、各データ処理部はアドレス生
成が不要となりしかも１マシンサイクルに１データを得
ることができる。仮にメモリの構成を第１図のようにし
たとすると、二つの出力ポートからそれぞれ１マシンサ
イクルに１データを得ることができるため、その最大性
能はさらに倍になる。ネットワークＡＮＷとＤＮＷをよ
り大きなものとして並列度をあげた場合、アドレス生成
部で生成できないアドレスを連続してアクセスする場合
には、個個のデータ処理部に対するメモリの応答時間は
長くなるが、連続（もしくは一定のパターンを持ち、ア
ドレス生成部で生成可能な）アドレスをアクセスする場
合は並列度に比例して性能が向上する。
リが実現できる。アドレスが完全にランダムなデータを
アクセスする場合であっても、インターリーブメモリを
使用して効果がある。さらに、連続（もしくは一定のパ
ターンを持ち、アドレス生成部で生成可能な）アドレス
をアクセスする場合には、各データ処理部はアドレス生
成が不要となりしかも１マシンサイクルに１データを得
ることができる。仮にメモリの構成を第１図のようにし
たとすると、二つの出力ポートからそれぞれ１マシンサ
イクルに１データを得ることができるため、その最大性
能はさらに倍になる。ネットワークＡＮＷとＤＮＷをよ
り大きなものとして並列度をあげた場合、アドレス生成
部で生成できないアドレスを連続してアクセスする場合
には、個個のデータ処理部に対するメモリの応答時間は
長くなるが、連続（もしくは一定のパターンを持ち、ア
ドレス生成部で生成可能な）アドレスをアクセスする場
合は並列度に比例して性能が向上する。
第１図は本発明の一実施例のメモリシステムの構成図、
第２図は第１図のネットワークＡＮＷの動作状態図、第
３図は第１図のメモリシステムのＡＧＯ，ＡＢＯ，ＤＢ
Ｏ，ＤＯＯ（７）動作’ｙ−示Ｌ／ ｔ：。 タイミングチャートである。 ＡＧＯ，ＡＧＩ・・・アドレス生成回路、ＡＮＷ・・・
アドレス専用ネットワーク、ＡＢＯ〜ＡＢ３・・・メモ
リのアドレス入力バッファ、ＭＢＯ−ＭＢ３・・・メモ
リバンク、ＤＢＯ−ＤＢ３・・・メモリのデータ人出力
バッファ、ＤＮＷ・・・データ専用ネットワーク、ＤＯ
Ｏ，ＤＯＩ・・・メモリバッファレジスタ、Ｃ０ＮＴ・
・・メモリシステム制御回路、ＮＷ・・・メモリシステ
第１凹 ＮＷ ＮＷ 第２図 ＰｈｅＬｓｅ、 ｏ Ｐ
ｈｃｌｓｅ、 ＩＦｈ ｃｌｓｅ、２
Ｐｈｄｓｅ、３く く Ｏ０
第２図は第１図のネットワークＡＮＷの動作状態図、第
３図は第１図のメモリシステムのＡＧＯ，ＡＢＯ，ＤＢ
Ｏ，ＤＯＯ（７）動作’ｙ−示Ｌ／ ｔ：。 タイミングチャートである。 ＡＧＯ，ＡＧＩ・・・アドレス生成回路、ＡＮＷ・・・
アドレス専用ネットワーク、ＡＢＯ〜ＡＢ３・・・メモ
リのアドレス入力バッファ、ＭＢＯ−ＭＢ３・・・メモ
リバンク、ＤＢＯ−ＤＢ３・・・メモリのデータ人出力
バッファ、ＤＮＷ・・・データ専用ネットワーク、ＤＯ
Ｏ，ＤＯＩ・・・メモリバッファレジスタ、Ｃ０ＮＴ・
・・メモリシステム制御回路、ＮＷ・・・メモリシステ
第１凹 ＮＷ ＮＷ 第２図 ＰｈｅＬｓｅ、 ｏ Ｐ
ｈｃｌｓｅ、 ＩＦｈ ｃｌｓｅ、２
Ｐｈｄｓｅ、３く く Ｏ０
Claims (1)
- 【特許請求の範囲】 １、複数のバンクに分割されたメモリにおいて、異なる
アドレスを並列にアクセスする手段を要し、複数のアド
レス生成回路と、該アドレス生成回路で生成されたアド
レスを該複数のメモリバンクと接続するスイッチングネ
ットワークと、それらを制御する回路を有することを特
徴とするオンチップメモリの並列アクセス機構。 ２、特許請求の範囲第１項のオンチップメモリの並列ア
クセス機構において、スイッチングネットワークがクロ
スバースイッチネットワークであることを特徴とするオ
ンチップメモリの並列アクセス機構。 ３、特許請求の範囲第１項のオンチップメモリの並列ア
クセス機構において、生成するアドレスの数とアドレス
を供給されるメモリバンクの数が一致せず、インタリー
ブ方式のメモリアクセスを行なうであることを特徴とす
るオンチップメモリの並列アクセス機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21156186A JPS6367658A (ja) | 1986-09-10 | 1986-09-10 | オンチツプメモリの並列アクセス機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21156186A JPS6367658A (ja) | 1986-09-10 | 1986-09-10 | オンチツプメモリの並列アクセス機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6367658A true JPS6367658A (ja) | 1988-03-26 |
Family
ID=16607833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21156186A Pending JPS6367658A (ja) | 1986-09-10 | 1986-09-10 | オンチツプメモリの並列アクセス機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6367658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02266447A (ja) * | 1989-04-06 | 1990-10-31 | Koufu Nippon Denki Kk | メモリアクセス制御装置 |
| JP2011003161A (ja) * | 2009-06-22 | 2011-01-06 | Olympus Imaging Corp | データ伝送制御装置およびデータ伝送制御方法 |
-
1986
- 1986-09-10 JP JP21156186A patent/JPS6367658A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02266447A (ja) * | 1989-04-06 | 1990-10-31 | Koufu Nippon Denki Kk | メモリアクセス制御装置 |
| JP2011003161A (ja) * | 2009-06-22 | 2011-01-06 | Olympus Imaging Corp | データ伝送制御装置およびデータ伝送制御方法 |
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