JPH01206277A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH01206277A JPH01206277A JP63031276A JP3127688A JPH01206277A JP H01206277 A JPH01206277 A JP H01206277A JP 63031276 A JP63031276 A JP 63031276A JP 3127688 A JP3127688 A JP 3127688A JP H01206277 A JPH01206277 A JP H01206277A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路に関し、さらに詳しくはエー
ジング工程の効率向上およびコスト低減を可能とする半
導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit that can improve the efficiency of an aging process and reduce costs.
従来の技術
半導体集積回路においては、その品質を保証するため、
出荷前にエージング工程にがけるのが通例である。Conventional technologyIn order to guarantee the quality of semiconductor integrated circuits,
It is customary to undergo an aging process before shipping.
従来、このエージング工程は、第２図に平面図で示すよ
うに複数のソケット１を配設したエージング基板２を用
いて行われている。各ソケット１はエージング工程にか
けられる半導体集積回路を装着するためのものであり、
各ソケット１の周辺部には、第２図のセクションを拡大
して示す第３図のように、エージング専用の負荷回路３
が外付は形成されている。Conventionally, this aging process has been carried out using an aging board 2 on which a plurality of sockets 1 are arranged, as shown in a plan view in FIG. Each socket 1 is for mounting a semiconductor integrated circuit to be subjected to an aging process,
At the periphery of each socket 1, there is a load circuit 3 dedicated for aging, as shown in Figure 3, which is an enlarged view of the section in Figure 2.
However, the external part is formed.
第４図は、半導体集積回路のチップ４に形成された回路
５の一部分を示す、ソケット１に装着された半導体集積
回路は、その回路５がボンディング用パッド６、ワイヤ
、端子およびソケット１を通じて上記負荷回路３に接続
され、その負荷回路３を負荷としてエージングされる。FIG. 4 shows a part of a circuit 5 formed on a chip 4 of a semiconductor integrated circuit. It is connected to a load circuit 3 and is aged using the load circuit 3 as a load.
発明が解決しようとする課題
ところが、上記したようにソケット１の周辺部に負荷回
路３を外付は形成したエージング基板２を用いて半導体
集積回路のエージングを行うのでは、半導体集積回路の
種類に合わせて周辺部の負荷回路３を形成しなければな
らないので、半導体集積回路の種類の増加に伴い多種類
のエージング基板２が必要になり、膨大なコストを要す
るどいう問題点があった。Problems to be Solved by the Invention However, when aging a semiconductor integrated circuit using the aging board 2 on which the load circuit 3 is externally formed around the socket 1 as described above, it is difficult to age the semiconductor integrated circuit depending on the type of the semiconductor integrated circuit. At the same time, the peripheral load circuit 3 must be formed, and as the number of types of semiconductor integrated circuits increases, many types of aging substrates 2 are required, resulting in a huge cost.
しかも、半導体集積回路の種類の増加につれて増大する
エージング基板２の収納場所や、その管理に要するコス
トが増大するという問題点もあった。Moreover, as the types of semiconductor integrated circuits increase, the storage space for aging substrates 2 increases, and the cost required for managing the aging substrates 2 also increases.
さらに、エージング基板２では、負荷回路３がソケット
１の周辺部に形成されていることから、その負荷回路３
のためにソケット１の実装密度が制限され、エージング
工程の効率が上がらないという問題点もあった。Furthermore, in the aging board 2, since the load circuit 3 is formed around the socket 1, the load circuit 3
Therefore, the mounting density of the socket 1 is limited, and there is also a problem that the efficiency of the aging process cannot be improved.
したがって本発明の目的は、エージング工程の効率向上
およびコスト低減をはかることのできる半導体集積回路
を提供することである。Therefore, an object of the present invention is to provide a semiconductor integrated circuit that can improve the efficiency of the aging process and reduce costs.
課題を解決するための手段
本発明は、実際の使用において動作する実質回路のほか
に、エージング用負荷回路と、外部からのエージング用
切換え信号を受けて前記エージング用負荷回路を、前記
実質回路に接続するスイッチング回路とを備えることを
特徴とする半導体集積回路である。Means for Solving the Problems The present invention provides, in addition to the actual circuit that operates in actual use, an aging load circuit, and an aging load circuit that receives an aging switching signal from the outside and changes the aging load circuit to the actual circuit. A semiconductor integrated circuit characterized by comprising a switching circuit connected to the semiconductor integrated circuit.
作 用
本発明に従えば、エージング工程の際、スイッチング回
路にエージング用切換え信号を与えることにより半導体
集積回路の実質回路がエージング用負荷回路に接続され
るので、従来のようにエージング基板には半導体集積回
路用のソケットの周辺部にエージング専用の負荷回路を
形成する必要が、本発明ではなくなる。According to the present invention, during the aging process, the actual circuit of the semiconductor integrated circuit is connected to the aging load circuit by giving an aging switching signal to the switching circuit, so that unlike the conventional aging substrate, the semiconductor integrated circuit is connected to the aging load circuit. The present invention eliminates the need to form a dedicated aging load circuit around the socket for an integrated circuit.
実施例
第１図は、本発明の一実施例である半導体集積回路のチ
ップに形成された回路の周辺部の構成を示す回路図であ
る。同図において、半導体集積回路のチップ６には実際
の使用において動作する実質回路７のほかに、エージン
グ用負荷回路８と、外部からエージング・モード切換え
信号を受けてエージング用負荷回路８を実質回路７に接
続するスイッチング回路９が形成されている。スイッチ
ング回路９は、たとえば実質回路７とボンディング用パ
ッド１０の間に接続されたｐチャネルＭＯＳトランジス
タロ１と、実質回路７とエージング用負荷回路８の一方
の端子との間に接続されたｎチャネルＭＯＳトランジス
タロ２とで構成され、エージング用負荷回路８の他方の
端子はボンディング用パッド１０に接続されている。ま
た、スイッチング回路９を構成する各トランジスタＱ１
．Ｑ２のゲートはボンディング用パッド１２を経てエー
ジング・モード切換え用の外部端子に接続されている。Embodiment FIG. 1 is a circuit diagram showing the configuration of a peripheral portion of a circuit formed on a chip of a semiconductor integrated circuit according to an embodiment of the present invention. In the figure, in addition to a substantial circuit 7 that operates in actual use, a semiconductor integrated circuit chip 6 includes an aging load circuit 8 and an aging load circuit 8 which receives an aging mode switching signal from the outside. A switching circuit 9 connected to 7 is formed. The switching circuit 9 includes, for example, a p-channel MOS transistor 1 connected between the actual circuit 7 and the bonding pad 10, and an n-channel MOS transistor connected between the actual circuit 7 and one terminal of the aging load circuit 8. The other terminal of the aging load circuit 8 is connected to the bonding pad 10. In addition, each transistor Q1 constituting the switching circuit 9
．． The gate of Q2 is connected to an external terminal for switching the aging mode via a bonding pad 12.
この半導体集積回路をエージング基板のソケットに装着
してエージング工程にかける場合、上記したエージング
・モード切換え用の外部端子に、エージング・モード切
換え信号としてｒＨ，レベルの信号が入力される。この
とき、半導体集積回路のスイッチング回路９では、ｐチ
ャネルＭＯＳトランジスタロ１がそのゲートに「Ｈ」レ
ベルの信号を受けてオフとなる一方、ｎチャネルＭＯＳ
トランジスタロ２がそのゲートにｒ）（Ｊレベルの信号
を受けてオンとなる。これにより、実質回路７はスイッ
チング回路９を介してエージング用負荷回路８に接続さ
れ、半導体４Ａ積回路のエージングが可能となる。When this semiconductor integrated circuit is mounted in a socket of an aging board and subjected to an aging process, an rH level signal is input as an aging mode switching signal to the above-mentioned external terminal for switching the aging mode. At this time, in the switching circuit 9 of the semiconductor integrated circuit, the p-channel MOS transistor RO 1 receives an "H" level signal at its gate and is turned off, while the n-channel MOS
The transistor 2 receives a signal at the r) (J level at its gate and turns on. As a result, the circuit 7 is actually connected to the aging load circuit 8 via the switching circuit 9, and the aging of the semiconductor 4A product circuit is stopped. It becomes possible.
一方、実際の使用の場合には、エージング・モード切換
え用の外部端子にはｒ）（Ｊレベルのエージング・モー
ド切換え信号が入力されないので、スイッチング回路９
では、ｐチャネルＭ ＯＳ ＋−ランジスタＱ１がオン
となる一方、ｎチャネルＭＯＳトランジスタロ２がオフ
となり、実質回路７はエージング用負荷回路８から切り
離されるとともに、ボンディング用パッド１０に接続さ
れた状態となる。したがって、実際の使用において、エ
ージング用負荷回路８は本来の動作に何ら影響を及ぼさ
ない。On the other hand, in the case of actual use, the aging mode switching signal of r)(J level is not input to the external terminal for aging mode switching, so the switching circuit 9
In this case, the p-channel MOS +- transistor Q1 is turned on, while the n-channel MOS transistor Q1 is turned off, and the circuit 7 is essentially disconnected from the aging load circuit 8 and connected to the bonding pad 10. Become. Therefore, in actual use, the aging load circuit 8 has no effect on the original operation.
発明の効果
以上のように、本発明の半導体集積回路は、実際の使用
において動作する実質回路のほかに、エージング用切換
えによって実質回路に接続されるエージング用負荷回路
も内蔵しているので、以下に挙げるような効果が得られ
る。Effects of the Invention As described above, the semiconductor integrated circuit of the present invention includes, in addition to the actual circuit that operates in actual use, an aging load circuit that is connected to the actual circuit by switching for aging. The following effects can be obtained.
（１）エージング基板のソケットの周辺部にエージング
用の負荷回路を外付は形成する必要がないので、ソケッ
トの実装密度が上がり、エージング工程の効率が向上す
るとともに、エージング基板の数を減らすことができ、
それだけコストを低減できる。(1) Since there is no need to externally form an aging load circuit around the socket of the aging board, the packaging density of the socket is increased, the efficiency of the aging process is improved, and the number of aging boards is reduced. is possible,
Costs can be reduced accordingly.
（２）半導体Ａｆ１回路自身がそれに合ったエージング
用負荷回路を内蔵するため、半導体集積回路の種類に応
じた別々のエージング基板を用意する必要がなく、一種
類のエージング基板を多種類の半導体集積回路に共用で
き、エージング基板の製作に要する時間およびコストを
大幅に低減できるばかりでなく、上記したソケット実装
密度の向上も相まって、収納スペースおよび管理の手間
も軽減される。(2) Since the semiconductor Af1 circuit itself has a built-in aging load circuit suitable for it, there is no need to prepare separate aging boards for each type of semiconductor integrated circuit, and one type of aging board can be used to integrate many types of semiconductor integrated circuits. Not only can it be used commonly for circuits, greatly reducing the time and cost required for manufacturing aging boards, but also the above-mentioned improvement in socket mounting density reduces storage space and management effort.
第１図は本発明の一実施例である半導体集積回路の内部
回路構成の一部を示す回路図、第２図は従来の半導体集
積回路のエージングに用いられるエージング基板を示す
平面図、第３図は第２図の一部拡大平面図、第４図は従
来の半導体集積回路の内部回路構成の一部を示す回路図
である。
６・・・チップ、７・・・実質回路、８・・・エージン
グ用負荷回路、９・・・スイッチング回路
代理人 弁理士 西教 圭一部FIG. 1 is a circuit diagram showing a part of the internal circuit configuration of a semiconductor integrated circuit according to an embodiment of the present invention, FIG. 2 is a plan view showing an aging substrate used for aging a conventional semiconductor integrated circuit, and FIG. This figure is a partially enlarged plan view of FIG. 2, and FIG. 4 is a circuit diagram showing part of the internal circuit configuration of a conventional semiconductor integrated circuit. 6...Chip, 7...Actual circuit, 8...Aging load circuit, 9...Switching circuit agent Patent attorney Keiichi Nishikyo
Claims (1)
ング用負荷回路と、外部からのエージング用切換え信号
を受けて前記エージング用負荷回路を、前記実質回路に
接続するスイッチング回路とを備えることを特徴とする
半導体集積回路。In addition to the actual circuit that operates in actual use, the invention is characterized by comprising an aging load circuit and a switching circuit that receives an aging switching signal from the outside and connects the aging load circuit to the actual circuit. semiconductor integrated circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031276A JPH06105287B2 (en) | 1988-02-12 | 1988-02-12 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031276A JPH06105287B2 (en) | 1988-02-12 | 1988-02-12 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01206277A true JPH01206277A (en) | 1989-08-18 |
| JPH06105287B2 JPH06105287B2 (en) | 1994-12-21 |
Family
ID=12326803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031276A Expired - Fee Related JPH06105287B2 (en) | 1988-02-12 | 1988-02-12 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105287B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012123990A1 (en) * | 2011-03-16 | 2012-09-20 | 富士通株式会社 | Terminal circuit, semiconductor device, and testing system |
-
1988
- 1988-02-12 JP JP63031276A patent/JPH06105287B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012123990A1 (en) * | 2011-03-16 | 2012-09-20 | 富士通株式会社 | Terminal circuit, semiconductor device, and testing system |
| US9069043B2 (en) | 2011-03-16 | 2015-06-30 | Fujitsu Limited | Termination circuit, semiconductor device, and test system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105287B2 (en) | 1994-12-21 |
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