JPH01206277A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01206277A JPH01206277A JP63031276A JP3127688A JPH01206277A JP H01206277 A JPH01206277 A JP H01206277A JP 63031276 A JP63031276 A JP 63031276A JP 3127688 A JP3127688 A JP 3127688A JP H01206277 A JPH01206277 A JP H01206277A
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- JP
- Japan
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- aging
- circuit
- semiconductor integrated
- integrated circuit
- load circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路に関し、さらに詳しくはエー
ジング工程の効率向上およびコスト低減を可能とする半
導体集積回路に関する。
ジング工程の効率向上およびコスト低減を可能とする半
導体集積回路に関する。
従来の技術
半導体集積回路においては、その品質を保証するため、
出荷前にエージング工程にがけるのが通例である。
出荷前にエージング工程にがけるのが通例である。
従来、このエージング工程は、第２図に平面図で示すよ
うに複数のソケット１を配設したエージング基板２を用
いて行われている。各ソケット１はエージング工程にか
けられる半導体集積回路を装着するためのものであり、
各ソケット１の周辺部には、第２図のセクションを拡大
して示す第３図のように、エージング専用の負荷回路３
が外付は形成されている。
うに複数のソケット１を配設したエージング基板２を用
いて行われている。各ソケット１はエージング工程にか
けられる半導体集積回路を装着するためのものであり、
各ソケット１の周辺部には、第２図のセクションを拡大
して示す第３図のように、エージング専用の負荷回路３
が外付は形成されている。
第４図は、半導体集積回路のチップ４に形成された回路
５の一部分を示す、ソケット１に装着された半導体集積
回路は、その回路５がボンディング用パッド６、ワイヤ
、端子およびソケット１を通じて上記負荷回路３に接続
され、その負荷回路３を負荷としてエージングされる。
５の一部分を示す、ソケット１に装着された半導体集積
回路は、その回路５がボンディング用パッド６、ワイヤ
、端子およびソケット１を通じて上記負荷回路３に接続
され、その負荷回路３を負荷としてエージングされる。
発明が解決しようとする課題
ところが、上記したようにソケット１の周辺部に負荷回
路３を外付は形成したエージング基板２を用いて半導体
集積回路のエージングを行うのでは、半導体集積回路の
種類に合わせて周辺部の負荷回路３を形成しなければな
らないので、半導体集積回路の種類の増加に伴い多種類
のエージング基板２が必要になり、膨大なコストを要す
るどいう問題点があった。
路３を外付は形成したエージング基板２を用いて半導体
集積回路のエージングを行うのでは、半導体集積回路の
種類に合わせて周辺部の負荷回路３を形成しなければな
らないので、半導体集積回路の種類の増加に伴い多種類
のエージング基板２が必要になり、膨大なコストを要す
るどいう問題点があった。
しかも、半導体集積回路の種類の増加につれて増大する
エージング基板２の収納場所や、その管理に要するコス
トが増大するという問題点もあった。
エージング基板２の収納場所や、その管理に要するコス
トが増大するという問題点もあった。
さらに、エージング基板２では、負荷回路３がソケット
１の周辺部に形成されていることから、その負荷回路３
のためにソケット１の実装密度が制限され、エージング
工程の効率が上がらないという問題点もあった。
１の周辺部に形成されていることから、その負荷回路３
のためにソケット１の実装密度が制限され、エージング
工程の効率が上がらないという問題点もあった。
したがって本発明の目的は、エージング工程の効率向上
およびコスト低減をはかることのできる半導体集積回路
を提供することである。
およびコスト低減をはかることのできる半導体集積回路
を提供することである。
課題を解決するための手段
本発明は、実際の使用において動作する実質回路のほか
に、エージング用負荷回路と、外部からのエージング用
切換え信号を受けて前記エージング用負荷回路を、前記
実質回路に接続するスイッチング回路とを備えることを
特徴とする半導体集積回路である。
に、エージング用負荷回路と、外部からのエージング用
切換え信号を受けて前記エージング用負荷回路を、前記
実質回路に接続するスイッチング回路とを備えることを
特徴とする半導体集積回路である。
作 用
本発明に従えば、エージング工程の際、スイッチング回
路にエージング用切換え信号を与えることにより半導体
集積回路の実質回路がエージング用負荷回路に接続され
るので、従来のようにエージング基板には半導体集積回
路用のソケットの周辺部にエージング専用の負荷回路を
形成する必要が、本発明ではなくなる。
路にエージング用切換え信号を与えることにより半導体
集積回路の実質回路がエージング用負荷回路に接続され
るので、従来のようにエージング基板には半導体集積回
路用のソケットの周辺部にエージング専用の負荷回路を
形成する必要が、本発明ではなくなる。
実施例
第１図は、本発明の一実施例である半導体集積回路のチ
ップに形成された回路の周辺部の構成を示す回路図であ
る。同図において、半導体集積回路のチップ６には実際
の使用において動作する実質回路７のほかに、エージン
グ用負荷回路８と、外部からエージング・モード切換え
信号を受けてエージング用負荷回路８を実質回路７に接
続するスイッチング回路９が形成されている。スイッチ
ング回路９は、たとえば実質回路７とボンディング用パ
ッド１０の間に接続されたｐチャネルＭＯＳトランジス
タロ１と、実質回路７とエージング用負荷回路８の一方
の端子との間に接続されたｎチャネルＭＯＳトランジス
タロ２とで構成され、エージング用負荷回路８の他方の
端子はボンディング用パッド１０に接続されている。ま
た、スイッチング回路９を構成する各トランジスタＱ１
．Ｑ２のゲートはボンディング用パッド１２を経てエー
ジング・モード切換え用の外部端子に接続されている。
ップに形成された回路の周辺部の構成を示す回路図であ
る。同図において、半導体集積回路のチップ６には実際
の使用において動作する実質回路７のほかに、エージン
グ用負荷回路８と、外部からエージング・モード切換え
信号を受けてエージング用負荷回路８を実質回路７に接
続するスイッチング回路９が形成されている。スイッチ
ング回路９は、たとえば実質回路７とボンディング用パ
ッド１０の間に接続されたｐチャネルＭＯＳトランジス
タロ１と、実質回路７とエージング用負荷回路８の一方
の端子との間に接続されたｎチャネルＭＯＳトランジス
タロ２とで構成され、エージング用負荷回路８の他方の
端子はボンディング用パッド１０に接続されている。ま
た、スイッチング回路９を構成する各トランジスタＱ１
．Ｑ２のゲートはボンディング用パッド１２を経てエー
ジング・モード切換え用の外部端子に接続されている。
この半導体集積回路をエージング基板のソケットに装着
してエージング工程にかける場合、上記したエージング
・モード切換え用の外部端子に、エージング・モード切
換え信号としてｒＨ，レベルの信号が入力される。この
とき、半導体集積回路のスイッチング回路９では、ｐチ
ャネルＭＯＳトランジスタロ１がそのゲートに「Ｈ」レ
ベルの信号を受けてオフとなる一方、ｎチャネルＭＯＳ
トランジスタロ２がそのゲートにｒ）（Ｊレベルの信号
を受けてオンとなる。これにより、実質回路７はスイッ
チング回路９を介してエージング用負荷回路８に接続さ
れ、半導体４Ａ積回路のエージングが可能となる。
してエージング工程にかける場合、上記したエージング
・モード切換え用の外部端子に、エージング・モード切
換え信号としてｒＨ，レベルの信号が入力される。この
とき、半導体集積回路のスイッチング回路９では、ｐチ
ャネルＭＯＳトランジスタロ１がそのゲートに「Ｈ」レ
ベルの信号を受けてオフとなる一方、ｎチャネルＭＯＳ
トランジスタロ２がそのゲートにｒ）（Ｊレベルの信号
を受けてオンとなる。これにより、実質回路７はスイッ
チング回路９を介してエージング用負荷回路８に接続さ
れ、半導体４Ａ積回路のエージングが可能となる。
一方、実際の使用の場合には、エージング・モード切換
え用の外部端子にはｒ）（Ｊレベルのエージング・モー
ド切換え信号が入力されないので、スイッチング回路９
では、ｐチャネルＭ ＯＳ ＋−ランジスタＱ１がオン
となる一方、ｎチャネルＭＯＳトランジスタロ２がオフ
となり、実質回路７はエージング用負荷回路８から切り
離されるとともに、ボンディング用パッド１０に接続さ
れた状態となる。したがって、実際の使用において、エ
ージング用負荷回路８は本来の動作に何ら影響を及ぼさ
ない。
え用の外部端子にはｒ）（Ｊレベルのエージング・モー
ド切換え信号が入力されないので、スイッチング回路９
では、ｐチャネルＭ ＯＳ ＋−ランジスタＱ１がオン
となる一方、ｎチャネルＭＯＳトランジスタロ２がオフ
となり、実質回路７はエージング用負荷回路８から切り
離されるとともに、ボンディング用パッド１０に接続さ
れた状態となる。したがって、実際の使用において、エ
ージング用負荷回路８は本来の動作に何ら影響を及ぼさ
ない。
発明の効果
以上のように、本発明の半導体集積回路は、実際の使用
において動作する実質回路のほかに、エージング用切換
えによって実質回路に接続されるエージング用負荷回路
も内蔵しているので、以下に挙げるような効果が得られ
る。
において動作する実質回路のほかに、エージング用切換
えによって実質回路に接続されるエージング用負荷回路
も内蔵しているので、以下に挙げるような効果が得られ
る。
（１）エージング基板のソケットの周辺部にエージング
用の負荷回路を外付は形成する必要がないので、ソケッ
トの実装密度が上がり、エージング工程の効率が向上す
るとともに、エージング基板の数を減らすことができ、
それだけコストを低減できる。
用の負荷回路を外付は形成する必要がないので、ソケッ
トの実装密度が上がり、エージング工程の効率が向上す
るとともに、エージング基板の数を減らすことができ、
それだけコストを低減できる。
（２）半導体Ａｆ１回路自身がそれに合ったエージング
用負荷回路を内蔵するため、半導体集積回路の種類に応
じた別々のエージング基板を用意する必要がなく、一種
類のエージング基板を多種類の半導体集積回路に共用で
き、エージング基板の製作に要する時間およびコストを
大幅に低減できるばかりでなく、上記したソケット実装
密度の向上も相まって、収納スペースおよび管理の手間
も軽減される。
用負荷回路を内蔵するため、半導体集積回路の種類に応
じた別々のエージング基板を用意する必要がなく、一種
類のエージング基板を多種類の半導体集積回路に共用で
き、エージング基板の製作に要する時間およびコストを
大幅に低減できるばかりでなく、上記したソケット実装
密度の向上も相まって、収納スペースおよび管理の手間
も軽減される。
第１図は本発明の一実施例である半導体集積回路の内部
回路構成の一部を示す回路図、第２図は従来の半導体集
積回路のエージングに用いられるエージング基板を示す
平面図、第３図は第２図の一部拡大平面図、第４図は従
来の半導体集積回路の内部回路構成の一部を示す回路図
である。 ６・・・チップ、７・・・実質回路、８・・・エージン
グ用負荷回路、９・・・スイッチング回路 代理人 弁理士 西教 圭一部
回路構成の一部を示す回路図、第２図は従来の半導体集
積回路のエージングに用いられるエージング基板を示す
平面図、第３図は第２図の一部拡大平面図、第４図は従
来の半導体集積回路の内部回路構成の一部を示す回路図
である。 ６・・・チップ、７・・・実質回路、８・・・エージン
グ用負荷回路、９・・・スイッチング回路 代理人 弁理士 西教 圭一部
Claims (1)
- 実際の使用において動作する実質回路のほかに、エージ
ング用負荷回路と、外部からのエージング用切換え信号
を受けて前記エージング用負荷回路を、前記実質回路に
接続するスイッチング回路とを備えることを特徴とする
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031276A JPH06105287B2 (ja) | 1988-02-12 | 1988-02-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031276A JPH06105287B2 (ja) | 1988-02-12 | 1988-02-12 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01206277A true JPH01206277A (ja) | 1989-08-18 |
| JPH06105287B2 JPH06105287B2 (ja) | 1994-12-21 |
Family
ID=12326803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031276A Expired - Fee Related JPH06105287B2 (ja) | 1988-02-12 | 1988-02-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06105287B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012123990A1 (ja) * | 2011-03-16 | 2012-09-20 | 富士通株式会社 | 終端回路、半導体装置および試験システム |
-
1988
- 1988-02-12 JP JP63031276A patent/JPH06105287B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012123990A1 (ja) * | 2011-03-16 | 2012-09-20 | 富士通株式会社 | 終端回路、半導体装置および試験システム |
| US9069043B2 (en) | 2011-03-16 | 2015-06-30 | Fujitsu Limited | Termination circuit, semiconductor device, and test system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105287B2 (ja) | 1994-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |