JPH0120782B2 - - Google Patents
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- Publication number
- JPH0120782B2 JPH0120782B2 JP25477484A JP25477484A JPH0120782B2 JP H0120782 B2 JPH0120782 B2 JP H0120782B2 JP 25477484 A JP25477484 A JP 25477484A JP 25477484 A JP25477484 A JP 25477484A JP H0120782 B2 JPH0120782 B2 JP H0120782B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- dma
- data
- data transfer
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はDMAによる、メモリ内のデータ転
送時におけるＩ／Ｏデバイスチヤンネルからのダ
イレクト・メモリ・アクセス実行方法に関する。
送時におけるＩ／Ｏデバイスチヤンネルからのダ
イレクト・メモリ・アクセス実行方法に関する。
従来、メモリ間のデータ転送を制御する手段と
しては、ダイレクト・メモリ・アクセス
（DMA）コントローラが知られている。このコ
ントローラは、マイクロプロセツサー（CPU）
によりデータバスを通してプログラムされ、つい
で、プロダラムにより、メモリ間のDMA転送要
求をアクテイブにすると、前記DMAコントロー
ラはCPUのアドレス・データとコントロール線
をフローテイング状態にする。そして、DMAコ
ントローラが使えるようにメモリのアドレス、デ
ータ、制御線の開放が確認されると、DMAコン
トローラはメモリへ適当なアドレスとREAD、
WRITE制御信号を送り、データ転送を制御す
る。DMAコントローラはメモリへ順次転送を行
ない、DMA転送を完了するとDMA完了信号を
CPUへ出し、正常なプログラムの実行を再開で
きる。
しては、ダイレクト・メモリ・アクセス
（DMA）コントローラが知られている。このコ
ントローラは、マイクロプロセツサー（CPU）
によりデータバスを通してプログラムされ、つい
で、プロダラムにより、メモリ間のDMA転送要
求をアクテイブにすると、前記DMAコントロー
ラはCPUのアドレス・データとコントロール線
をフローテイング状態にする。そして、DMAコ
ントローラが使えるようにメモリのアドレス、デ
ータ、制御線の開放が確認されると、DMAコン
トローラはメモリへ適当なアドレスとREAD、
WRITE制御信号を送り、データ転送を制御す
る。DMAコントローラはメモリへ順次転送を行
ない、DMA転送を完了するとDMA完了信号を
CPUへ出し、正常なプログラムの実行を再開で
きる。
従来のメモリ間データ転送を制御する手段を用
いて行う、メモリ間データ転送は、上記のように
行われているため、メモリ間データ転送中は、外
部デバイスからのDMA要求が即時には受付けら
れず、このDMAを要求した外部デバイスはオー
バランエラーを生じるという問題点があつた。
いて行う、メモリ間データ転送は、上記のように
行われているため、メモリ間データ転送中は、外
部デバイスからのDMA要求が即時には受付けら
れず、このDMAを要求した外部デバイスはオー
バランエラーを生じるという問題点があつた。
この発明は、このような時題点を解決するため
になされたもので、メモリ間データ転送中であつ
ても、外部デバイスからのDMA要求を即時に受
付けられるようにすることを目的とするものであ
る。
になされたもので、メモリ間データ転送中であつ
ても、外部デバイスからのDMA要求を即時に受
付けられるようにすることを目的とするものであ
る。
この発明にかかるメモリ間のデータ転送時にお
けるＩ／Ｏデバイスからのダイレクト・メモリ・
アクセス実行システム及びメモリ間転送、再開シ
ステムは、ダイレクト・メモリ・アクセス手段
と、 DMAによるメモリー間のデータ転送時に、
Ｉ／Ｏデバイスからのダイレクト・メモリ・アク
セス要求に応じて作動するメモリ間のデータ転送
を中断させる停止手段と再開手段とを設けたもの
である。
けるＩ／Ｏデバイスからのダイレクト・メモリ・
アクセス実行システム及びメモリ間転送、再開シ
ステムは、ダイレクト・メモリ・アクセス手段
と、 DMAによるメモリー間のデータ転送時に、
Ｉ／Ｏデバイスからのダイレクト・メモリ・アク
セス要求に応じて作動するメモリ間のデータ転送
を中断させる停止手段と再開手段とを設けたもの
である。
第２図はこの発明にかかる一実施例のブロツク
図である。図において、１はCPU（Central
Processing Unit）、２はＩ／Ｏデバイス、３は
メモリ、４はダイレクト・メモリ・アクセス手段
および前記メモリ内のデータ転送を中断させる停
止手段としてのダイレクト・メモリ・アクセス・
コントローラー＜DMAC＞、５はＩ／Ｏデバイ
スからのダイレクト・メモリ・アクセス要求に応
じて作動する信号発生手段としてのインタラプト
信号発生器、６はORゲート、７はANDゲートで
ある。
図である。図において、１はCPU（Central
Processing Unit）、２はＩ／Ｏデバイス、３は
メモリ、４はダイレクト・メモリ・アクセス手段
および前記メモリ内のデータ転送を中断させる停
止手段としてのダイレクト・メモリ・アクセス・
コントローラー＜DMAC＞、５はＩ／Ｏデバイ
スからのダイレクト・メモリ・アクセス要求に応
じて作動する信号発生手段としてのインタラプト
信号発生器、６はORゲート、７はANDゲートで
ある。
次にフローチヤートに基づき作用を説明する。
いま、DMAによるメモリ内のデータ転送が実
行中であるとする。
行中であるとする。
この状態で、他のチヤンネルにDMA要求が生
じ、（STEP−１）、Ｈレベルの信号DMAREQ３
がORゲート６に入力されるとこの時信号線
MMDMAはＨレベルとなつている為、ANDゲ
ート７からＬレベル信号がDMAC４の端子EOP
および端子DREQ３に入力されると、端子EOP
に入力されたＬレベル信号によりデータ転送が直
ちに中断される（STEP−２）。
じ、（STEP−１）、Ｈレベルの信号DMAREQ３
がORゲート６に入力されるとこの時信号線
MMDMAはＨレベルとなつている為、ANDゲ
ート７からＬレベル信号がDMAC４の端子EOP
および端子DREQ３に入力されると、端子EOP
に入力されたＬレベル信号によりデータ転送が直
ちに中断される（STEP−２）。
一方、端子DREQ３に入力された前記Ｌレベル
信号により、DMAC４は、信号HLDREQを出力
してCPU１にバスの明け渡しを要求し（STEP−
３）、CPU１は、この要求に対してアドレスデー
タ線をフローテイング状態にするとともに信号
HLDACKをDMAC４へ出力する（STEP−４）。
信号により、DMAC４は、信号HLDREQを出力
してCPU１にバスの明け渡しを要求し（STEP−
３）、CPU１は、この要求に対してアドレスデー
タ線をフローテイング状態にするとともに信号
HLDACKをDMAC４へ出力する（STEP−４）。
そして、メモリー３のアドレス・データ・コン
トロール線が開放されると、DMAC４はメモリ
ー３へ適当なアドレスと、READ、WRITE、制
御信号を送ることによつて新たに前記Ｉ／Ｏデバ
イスとメモリー３間のデータ転送を行なう
（STEP−５）。
トロール線が開放されると、DMAC４はメモリ
ー３へ適当なアドレスと、READ、WRITE、制
御信号を送ることによつて新たに前記Ｉ／Ｏデバ
イスとメモリー３間のデータ転送を行なう
（STEP−５）。
前記Ｉ／ＯデバイスDMAREQ信号がインアク
デイブになると（STEP−６）、DMACの
HLDREQ信号もインアクテイブとなりCPUはホ
ールド状態を脱する。するとCPUはインタラプ
ト信号発生器５にて発生したINTREQ信号を受
け付ける。
デイブになると（STEP−６）、DMACの
HLDREQ信号もインアクテイブとなりCPUはホ
ールド状態を脱する。するとCPUはインタラプ
ト信号発生器５にて発生したINTREQ信号を受
け付ける。
このINTREQ信号を受け付けたCPU１はイン
タラプトルーチンのソフトウエアーにより、再び
メモリー間のデータ転送を行なう（STEP−８）。
タラプトルーチンのソフトウエアーにより、再び
メモリー間のデータ転送を行なう（STEP−８）。
この発明は、以上説明したようにメモリ間デー
タ転送中であつても他チヤンネルからのDMA要
求を即時に受け付け、他チヤンネルとメモリ間の
データ転送ができるという効果がある。
タ転送中であつても他チヤンネルからのDMA要
求を即時に受け付け、他チヤンネルとメモリ間の
データ転送ができるという効果がある。
第１図はこの発明の一実施例を示す全体構成
図、第２図同上実施例のブロツク図、第３図は同
じくフローチヤートである。 １……CPU（セントラルプロセシングユニツ
ト）、２……Ｉ／Ｏデバイス、３……メモリ、４
……ダイレクトメモリアクセス手段および停止手
段、５……メモリ間転送再開信号発生手段。
図、第２図同上実施例のブロツク図、第３図は同
じくフローチヤートである。 １……CPU（セントラルプロセシングユニツ
ト）、２……Ｉ／Ｏデバイス、３……メモリ、４
……ダイレクトメモリアクセス手段および停止手
段、５……メモリ間転送再開信号発生手段。
Claims (1)
- １ ダイレクト・メモリ・アクセス手段により、
メモリ領域内のデータ転送を行なうようにしたダ
イレクト・メモリ・アクセスシステムにおいて、
前記のデータ転送時にＩ／Ｏデバイスチヤネルの
ダイレクト・メモリ・アクセス要求に応じて作動
する信号発生手段による信号に応じて前記DMA
手段に設けた停止手段によつて前記のメモリ領域
間のデータ転送を即座に中断させるとともに前記
Ｉ／Ｏデバイスチヤネルからメモリへのデータ転
送をなすようにしたことを特徴とするダイレク
ト・メモリ・アクセス実行方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25477484A JPS61133460A (ja) | 1984-11-30 | 1984-11-30 | メモリ間のデ−タ転送におけるダイレクト・メモリ・アクセス実行方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25477484A JPS61133460A (ja) | 1984-11-30 | 1984-11-30 | メモリ間のデ−タ転送におけるダイレクト・メモリ・アクセス実行方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61133460A JPS61133460A (ja) | 1986-06-20 |
| JPH0120782B2 true JPH0120782B2 (ja) | 1989-04-18 |
Family
ID=17269693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25477484A Granted JPS61133460A (ja) | 1984-11-30 | 1984-11-30 | メモリ間のデ−タ転送におけるダイレクト・メモリ・アクセス実行方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61133460A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258163A (ja) * | 1988-04-08 | 1989-10-16 | Fujitsu Ltd | ダイレクトメモリアクセス制御装置 |
-
1984
- 1984-11-30 JP JP25477484A patent/JPS61133460A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61133460A (ja) | 1986-06-20 |
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