JPS63206854A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS63206854A JPS63206854A JP3973687A JP3973687A JPS63206854A JP S63206854 A JPS63206854 A JP S63206854A JP 3973687 A JP3973687 A JP 3973687A JP 3973687 A JP3973687 A JP 3973687A JP S63206854 A JPS63206854 A JP S63206854A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- shared memory
- data
- processor
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二つのマイクロプロセッサ間で、共用メモリ
を介しバスの切り替えによって、データの転送を行うデ
ータ転送方式に関する。
を介しバスの切り替えによって、データの転送を行うデ
ータ転送方式に関する。
本発明は二つのマイクロプロセッサが共用メモリを介し
てデータの転送を行うデータ転送方式において、 上記共用メモリを二つ設け、この二つの共用メモリを上
記二つのマイクロプロセッサが、バスを切り替えること
により交互にそれぞれ一つずつ使用するようにすること
により、 構成の簡単化を図ったものである。
てデータの転送を行うデータ転送方式において、 上記共用メモリを二つ設け、この二つの共用メモリを上
記二つのマイクロプロセッサが、バスを切り替えること
により交互にそれぞれ一つずつ使用するようにすること
により、 構成の簡単化を図ったものである。
近年、マイクロプロセッサを使用した装置が多用される
ようになってきている。現在上として使用されている８
ｂｉｔのマイクロプロセッサを高速で連続的なデータ
収集を行いながら、データ通信をはじめ各種処理を行う
機器として使用する場合には、その処理速度は十分速い
とは言えない。このため従来は１６ｂｉｔなどの高位の
マイクロプロセッサを必要とするか、８ ｂｉｔのマイ
クロプロセッサを複数個使用し、処理機能を分散すると
かして、高速システムに対応している。
ようになってきている。現在上として使用されている８
ｂｉｔのマイクロプロセッサを高速で連続的なデータ
収集を行いながら、データ通信をはじめ各種処理を行う
機器として使用する場合には、その処理速度は十分速い
とは言えない。このため従来は１６ｂｉｔなどの高位の
マイクロプロセッサを必要とするか、８ ｂｉｔのマイ
クロプロセッサを複数個使用し、処理機能を分散すると
かして、高速システムに対応している。
このように、複数個のマイクロプロセッサで処理動作を
行わせる場合、各マイクロプロセッサの動作を有効に行
わせるためには、各プロセッサのメモリデータの転送が
必要となってくる。このため、従来よりデータ転送方式
としてＤＭＡ （ダイレクト・メモリ・アクセス）方式
や、両マイクロプロセッサから使用される共用メモリを
用いる方式が用いられている。 ゛ 〔発明が解決しようとする問題点〕 しかし、ＤＭＡ方式の場合、マイクロプロセッサを経由
しないで、直接メモリ間のデータの転送を行うため、転
送メモリのアドレス信号発生回路およびアドレス信号発
生回路のスタートアドレスおよびアドレス長（転送デー
タ長）を制御する回路が必要となり、複雑高価になる欠
点があった。
行わせる場合、各マイクロプロセッサの動作を有効に行
わせるためには、各プロセッサのメモリデータの転送が
必要となってくる。このため、従来よりデータ転送方式
としてＤＭＡ （ダイレクト・メモリ・アクセス）方式
や、両マイクロプロセッサから使用される共用メモリを
用いる方式が用いられている。 ゛ 〔発明が解決しようとする問題点〕 しかし、ＤＭＡ方式の場合、マイクロプロセッサを経由
しないで、直接メモリ間のデータの転送を行うため、転
送メモリのアドレス信号発生回路およびアドレス信号発
生回路のスタートアドレスおよびアドレス長（転送デー
タ長）を制御する回路が必要となり、複雑高価になる欠
点があった。
また、共用メモリ方式においても、一般に複数のマイク
ロプロセッサ間での共用メモリの使用権に対する制御回
路が複雑となり、しかも共用メモリが接続されていない
側のマイクロプロセッサでは、一時的に処理を止める必
要があり、連続的に発生するデータの転送に支障をきた
す欠点があった。
ロプロセッサ間での共用メモリの使用権に対する制御回
路が複雑となり、しかも共用メモリが接続されていない
側のマイクロプロセッサでは、一時的に処理を止める必
要があり、連続的に発生するデータの転送に支障をきた
す欠点があった。
本発明の目的は、上記の欠点を除去することにより、簡
単な構成でデータ転送が可能なデータ転送方式を提供す
ることにある。
単な構成でデータ転送が可能なデータ転送方式を提供す
ることにある。
本発明は、第一および第二のマイクロプロセッサが共用
メモリを介してデータの転送を行うデータ転送方式にお
いて、上記共用メモリは第一および第二の共用メモリか
ら構成され、この第一または第二の共用メモリを制御信
号により切り替えて上記第一のマイクロプロセッサに接
続する第一のバス切替回路と、上記第一または第二の共
用メモリを制御信号により切り替えて上記第二のマイク
ロプロセッサに接続する第二のバス切替回路と、上記制
御信号を発生する制御信号発生手段とを含むことを特徴
とする。
メモリを介してデータの転送を行うデータ転送方式にお
いて、上記共用メモリは第一および第二の共用メモリか
ら構成され、この第一または第二の共用メモリを制御信
号により切り替えて上記第一のマイクロプロセッサに接
続する第一のバス切替回路と、上記第一または第二の共
用メモリを制御信号により切り替えて上記第二のマイク
ロプロセッサに接続する第二のバス切替回路と、上記制
御信号を発生する制御信号発生手段とを含むことを特徴
とする。
第一および第二のマイクロプロセッサは第一および第二
のバス切替回路により、例えば上記第一のマイクロプロ
セッサは上記第一の共用メモリに、上記第二のマイクロ
プロセッサは上記第二の共用メモリに接続され、それぞ
れ接続された共用メモリを用いデータの書き込みまたは
読み出しを行う、・そして例えば上記第二のマイクロプ
ロセッサは上記第一のマイクロプロセッサに対して割込
信号を送り、上記第一のマイクロプロセッサはこの割込
信号を受けると、上記第二のマイクロプロセッサおよび
制御信号発生手段に対して上記第一および第二のバス切
替回路の切替要求信号を送る。第二のマイクロプロセッ
サはこの切替要求信号を受けると上記第一のマイクロプ
ロセッサに対して切替要求受付信号を送る。上記制御信
号発生手段は上記切替要求信号受けると、上記第一およ
び第二のバス切替回路の制御信号を送出しその切り替え
を制御する。例えば上記第一のマイクロプロセッサは上
記第二の共用メモリに、上記第二の共用メモリは上記第
一の共用メモリに切り替え接続され、それぞれデータの
読み出しまたは書き込みを行い、データの転送が行われ
る。
のバス切替回路により、例えば上記第一のマイクロプロ
セッサは上記第一の共用メモリに、上記第二のマイクロ
プロセッサは上記第二の共用メモリに接続され、それぞ
れ接続された共用メモリを用いデータの書き込みまたは
読み出しを行う、・そして例えば上記第二のマイクロプ
ロセッサは上記第一のマイクロプロセッサに対して割込
信号を送り、上記第一のマイクロプロセッサはこの割込
信号を受けると、上記第二のマイクロプロセッサおよび
制御信号発生手段に対して上記第一および第二のバス切
替回路の切替要求信号を送る。第二のマイクロプロセッ
サはこの切替要求信号を受けると上記第一のマイクロプ
ロセッサに対して切替要求受付信号を送る。上記制御信
号発生手段は上記切替要求信号受けると、上記第一およ
び第二のバス切替回路の制御信号を送出しその切り替え
を制御する。例えば上記第一のマイクロプロセッサは上
記第二の共用メモリに、上記第二の共用メモリは上記第
一の共用メモリに切り替え接続され、それぞれデータの
読み出しまたは書き込みを行い、データの転送が行われ
る。
従って、本発明は実質的には二つの共用メモリと二つの
バス切替回路と、制御信号発生手段（例えばフリップフ
ロップ１個で構成される。）とを設けるだけでよく、構
成の簡単化が可能となる。
バス切替回路と、制御信号発生手段（例えばフリップフ
ロップ１個で構成される。）とを設けるだけでよく、構
成の簡単化が可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
図は本発明の一実施例を示すブロック構成図である。
本実施例は、所要の手段を有する第一のマイクロプロセ
ッサｌおよび第二のマイクロプロセッサ２と、マイクロ
プロセッサ１とアドレス信号線１４、データ信号線１５
および読出・書込制御線１６を介して接続された第一の
バス切替回路３と、マイクロプロセッサ２とアドレス信
号線１４、データ信号線１５および読出・書込制御線１
６を介して接続された第二のバス切替回路４と、バス切
替回路３とバス切替回路４との間にそれぞれ別個にアド
レス信号線１４、データ信号線１５および読出・書込制
御線１６を介して接続された第一および第二の共用メモ
リ５および６と、マイクロプロセッサ１にそれぞれアド
レス信号線１４、データ信号線１５および読出・書込制
？１１線１６を介して接続されたＲＡＭ （ランダムア
クセスメモリ）７およびＲＯＭ （リードオンリーメモ
リ）９と、マイクロプロセッサ２にそれぞれアドレス信
号線１４、データ信号線１５および読出・書込制ｍ線１
６を介して接続されたＲＡＭ８およびＲＯＭｌ０と、ア
ドレス信号線１４、データ信号線１５および読出・書込
制御線を介してマイクロプロセッサ１と、制御線１７お
よび１８を介してマイクロプロセッサ２と、Ｉ１０装置
とにそれぞれ接続された第一のＩ１０制御回路１１と、
アドレス信号線１４、データ信号線１５および読出・書
込制御線１６を介してマイクロプロセッサ２と、制御線
１９を介してマイクロプロセッサｌと、Ｉ１０装置とそ
れぞれ接続されたＩ１０制御回路１２と、入力が制御線
１８に出力がそれぞれバス切替回路３および４にそれぞ
れ接続された制御信号発生手段としてのフリップフロッ
プ（Ｆ−Ｆ）１３とを含んでいる。
ッサｌおよび第二のマイクロプロセッサ２と、マイクロ
プロセッサ１とアドレス信号線１４、データ信号線１５
および読出・書込制御線１６を介して接続された第一の
バス切替回路３と、マイクロプロセッサ２とアドレス信
号線１４、データ信号線１５および読出・書込制御線１
６を介して接続された第二のバス切替回路４と、バス切
替回路３とバス切替回路４との間にそれぞれ別個にアド
レス信号線１４、データ信号線１５および読出・書込制
御線１６を介して接続された第一および第二の共用メモ
リ５および６と、マイクロプロセッサ１にそれぞれアド
レス信号線１４、データ信号線１５および読出・書込制
？１１線１６を介して接続されたＲＡＭ （ランダムア
クセスメモリ）７およびＲＯＭ （リードオンリーメモ
リ）９と、マイクロプロセッサ２にそれぞれアドレス信
号線１４、データ信号線１５および読出・書込制ｍ線１
６を介して接続されたＲＡＭ８およびＲＯＭｌ０と、ア
ドレス信号線１４、データ信号線１５および読出・書込
制御線を介してマイクロプロセッサ１と、制御線１７お
よび１８を介してマイクロプロセッサ２と、Ｉ１０装置
とにそれぞれ接続された第一のＩ１０制御回路１１と、
アドレス信号線１４、データ信号線１５および読出・書
込制御線１６を介してマイクロプロセッサ２と、制御線
１９を介してマイクロプロセッサｌと、Ｉ１０装置とそ
れぞれ接続されたＩ１０制御回路１２と、入力が制御線
１８に出力がそれぞれバス切替回路３および４にそれぞ
れ接続された制御信号発生手段としてのフリップフロッ
プ（Ｆ−Ｆ）１３とを含んでいる。
本発明の特徴は、図において、バス切替回路３および４
と、共用メモリ５および６と、フリップフロップ１３と
を設けたことにある。
と、共用メモリ５および６と、フリップフロップ１３と
を設けたことにある。
次に本実施例の動作について説明する。
マイクロプロセッサ１と共用メモリ５とがバス切替回路
３を介して接続され、マイクロプロセッサ２と共用メモ
リ６とがバス切替回路４を介して接続されており、マイ
クロプロセッサ２が収集し書き込んだ共用メモリ６の内
容をマイクロプロセッサ１に引き渡す場合について説明
する。マイクロプロセッサ２はデータが引き渡せる状態
になったとき、マイクロプロセッサ２のＩ１０制御回路
１２を経由してマイクロプロセッサ１に制？ｌ１ｍ１９
により割込信号ＩＮＴを送出する。マイクロプロセッサ
１のプログラムの割込ルーチンでは、データ引き取りの
ため、そのＩ１０制御回路１１を介して、マイクロプロ
セッサ２およびフリップフロップ１３に対して制御線１
８により切替要求信号ＲＥＱを割込信号として送出する
。この切替要求信号ＲＥＱを受けたマイクロプロセッサ
２は、その割込ルーチンで制御線１７により、応答信号
ＡＣＫをＩ１０制御回路１０に対して出力する。
３を介して接続され、マイクロプロセッサ２と共用メモ
リ６とがバス切替回路４を介して接続されており、マイ
クロプロセッサ２が収集し書き込んだ共用メモリ６の内
容をマイクロプロセッサ１に引き渡す場合について説明
する。マイクロプロセッサ２はデータが引き渡せる状態
になったとき、マイクロプロセッサ２のＩ１０制御回路
１２を経由してマイクロプロセッサ１に制？ｌ１ｍ１９
により割込信号ＩＮＴを送出する。マイクロプロセッサ
１のプログラムの割込ルーチンでは、データ引き取りの
ため、そのＩ１０制御回路１１を介して、マイクロプロ
セッサ２およびフリップフロップ１３に対して制御線１
８により切替要求信号ＲＥＱを割込信号として送出する
。この切替要求信号ＲＥＱを受けたマイクロプロセッサ
２は、その割込ルーチンで制御線１７により、応答信号
ＡＣＫをＩ１０制御回路１０に対して出力する。
切替要求信号ＲＥＱによって、フリップフロップ１３が
作動し制御信号がバス切替回路３および４に与えられ、
バス切替回路３および４が動作し、共用メモリ６をマイ
クロプロセッサ１のバス側へ接続し、共用メモリ５をマ
イクロプロセッサ２側へ接続する。ここでマイクロプロ
セッサｌは切替要求受付信号ＡＣＫを検出すると、メモ
リ切替えが終了したとして共用メモリ６のデータ処理を
行い、マイクロプロセッサ２は切替要求信号ＲＥＱの受
付後、共用メモリ５ヘデータを収集していく。
作動し制御信号がバス切替回路３および４に与えられ、
バス切替回路３および４が動作し、共用メモリ６をマイ
クロプロセッサ１のバス側へ接続し、共用メモリ５をマ
イクロプロセッサ２側へ接続する。ここでマイクロプロ
セッサｌは切替要求受付信号ＡＣＫを検出すると、メモ
リ切替えが終了したとして共用メモリ６のデータ処理を
行い、マイクロプロセッサ２は切替要求信号ＲＥＱの受
付後、共用メモリ５ヘデータを収集していく。
その後、マイクロプロセッサ２がデータを引き渡せる状
態となったとき、再び同様に共用メモリ５および６の切
り替えが行われる。
態となったとき、再び同様に共用メモリ５および６の切
り替えが行われる。
なお、ＲＡＭ７および８と、ＲＯＭ９および１０とはそ
れぞれのマイクロプロセッサの動作を決めるプログラム
とデータが収容される。
れぞれのマイクロプロセッサの動作を決めるプログラム
とデータが収容される。
以上説明したように、本発明は、共用メモリを二つ設け
、この二つの共用メモリを二つのマイクロプロセッサが
交互に切り替えて使用することにより、簡単な構成でデ
ータ転送を行うことができる効果がある。
、この二つの共用メモリを二つのマイクロプロセッサが
交互に切り替えて使用することにより、簡単な構成でデ
ータ転送を行うことができる効果がある。
図は本発明の一実施例を示すブロック構成図。
１２・・・マイクロプロセッサ、３．４・・・バス切替
回路、５．６・・・共用メモリ、７．８・・・ＲＡＭ、
９．１０・・・ＲＯＭ、 １１．１２・・・Ｉ１０制御
回路、１３・・・フリップフロップ（Ｆ−Ｆ）、１４・
・・アドレス信号線、１５・・・データ信号線、１６・
・・読出・書込制御Ｉ線、１７〜１９・・・制御線、Ａ
ＣＫ・・・切替要求受付信号、ＩＮＴ・・・割込信号、
ＲＥＱ・・・切替要求信号。
回路、５．６・・・共用メモリ、７．８・・・ＲＡＭ、
９．１０・・・ＲＯＭ、 １１．１２・・・Ｉ１０制御
回路、１３・・・フリップフロップ（Ｆ−Ｆ）、１４・
・・アドレス信号線、１５・・・データ信号線、１６・
・・読出・書込制御Ｉ線、１７〜１９・・・制御線、Ａ
ＣＫ・・・切替要求受付信号、ＩＮＴ・・・割込信号、
ＲＥＱ・・・切替要求信号。
Claims (1)
- （１）第一および第二のマイクロプロセッサ（１、２）
が共用メモリを介してデータの転送を行うデータ転送方
式において、 上記共用メモリは第一および第二の共用メモリ（５、６
）から構成され、 この第一または第二の共用メモリを制御１信号により切
り替えて上記第一のマイクロプロセッサに接続する第一
のバス切替回路（３）と、 上記第一または第二の共用メモリを制御信号により切り
替えて上記第二のマイクロプロセッサに接続する第二の
バス切替回路（４）と、 上記制御信号を発生する制御信号発生手段（１３）とを
含む ことを特徴とするデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3973687A JPS63206854A (ja) | 1987-02-23 | 1987-02-23 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3973687A JPS63206854A (ja) | 1987-02-23 | 1987-02-23 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63206854A true JPS63206854A (ja) | 1988-08-26 |
Family
ID=12561250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3973687A Pending JPS63206854A (ja) | 1987-02-23 | 1987-02-23 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63206854A (ja) |
-
1987
- 1987-02-23 JP JP3973687A patent/JPS63206854A/ja active Pending
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