JPH01207920A - ＩｎＰ半導体薄膜の製造方法 - Google Patents

ＩｎＰ半導体薄膜の製造方法

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JPH01207920A
JPH01207920A JP63031878A JP3187888A JPH01207920A JP H01207920 A JPH01207920 A JP H01207920A JP 63031878 A JP63031878 A JP 63031878A JP 3187888 A JP3187888 A JP 3187888A JP H01207920 A JPH01207920 A JP H01207920A
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inp
semiconductor thin
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buffer layer
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英明 堀川
Masahiro Akiyama
秋山　正博
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、　ＩｎＰ半導体薄膜の製造方法、更に詳細に
は、光−電子デバイス集積回路（　０ｐｔｏ−Ｅｌｅｃ
ｔｒｏｎｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ
　：０ＥＩＣ　）　、光デバイス等に使用されるＳｉ基
板上にＩｎＰ単結晶層を設けた半導体薄膜の製造方法に
関する。
（従来の技術） 第２図は、従来のＩｎＰ半導体薄膜の構造説明断面図で
あって、図中、ｌは　（１００）表面をもっＳｉ基板、
３はＩｎＰｎラバ９フフ 示す。このＩｎＰ半導体薄膜は、減圧ＭＯＣＶＤ法（Ｍ
ｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐ
ｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　：有機金属化学蒸着法）
を用い、かつ、原料としてトリエチルインジウム（ＴＥ
Ｉ）及びホスフィン（ＰＨ３）を用いて、まず３８０℃
でＳｉ基板１の上にＩｎＰｎシバ９フフ ｎシバ９フフ させることにより得ることができる。この製造方法は、
　ＩｎＰの結晶成長を２段階に行なうことから、２段階
成長法と言われているものである［応用物理学会予稿集
１９８６年（秋）、第７０６頁。
Ｎｏ．　３０ｐ−Ｄ−６］。２段階成長方法により形成
されるＩｎＰ単結晶薄膜３は、Ｓｉ基板上に直接ＩｎＰ
単結晶を成長させる１段階成長法で得たＩｎＰ単結晶薄
膜に比べ表面状態が改善される。
（発明が解決しようとする課題） しかしながら、従来のＩｎＰ半導体薄膜は、１段階成長
法、２段階成長法のいずれにより製造されたものであっ
ても、格子定数が基板であるＳｉと比べて約８％大きい
ＩｎＰをＳｉ基板上に直接結晶成長させたものであるた
め、この格子不整合に起因する結晶欠陥が発生し、その
結果、　ＩｎＰ単結晶層の表面が平坦でなく、かつ、鏡
面でない等、実用上満足のゆくものとは云えなかった。
本発明は、かかる従来のＩｎＰ半導体薄膜における格子
不整合に起因する結晶欠陥及び表面荒れの問題点を解決
し、　ＩｎＰ単結晶薄膜の結晶性が更に良好なＩｎＰ半
導体薄膜を提供することを目的とする。
（課題を解決するための手段） 本発明は、Ｓｉ基板を加熱処理後、このＳｉ基板上に表
面平坦性の良好なアモルファス状のＧａＡｓバッファ層
、次いで平面平坦性の良好なアモルファス状のＩｎＰｎ
ツバ９フを形成し、その後前記ＩｎＰバッファ層上にＩ
ｎＰ単結晶薄膜を成長させることを特徴とする　ＩｎＰ
半導体薄膜の製造方法である。
（作用） 本発明のＩｎＰ半導体薄膜に使用されるＧａＡｓは、基
板として使用されるＳｉと　ＩｎＰの中間の格子定数を
有する。
従って、本発明方法により製造されたＩｎＰ半導体薄膜
において、　ＩｎＰ単結晶薄膜の格子の歪みは、８１基
板上にＩｎＰ単結晶薄膜を直接あるいはＩｎＰｎツバ９
フを介して成長させた場合に比べ更に低減される。
因に、格子不整合を緩和する方法として、例えばＳｉ基
板上にＧａＡｓバッファ層、ＧａＡｓ単結晶層、ＧａＡ
ｓバッファ層、　ＩｎＰｎツバ９フ、　ＩｎＰ単結晶薄
膜をこの順に重ねたもの等が考えられるが、本発明方法
では、単にＧａＡｓ層を介在させることで工程数をあま
り増やすことなく初期の目的を達成することができる。
（実施例） 以下、本発明を実施例を示す図面と共に説明する。
第１図は、本発明に係るＩｎＰ半導体薄膜の構造説明断
面図を示すものであって、図中、１は（１００）表面を
もツｓｉ基板、２はＧａＡｓバッファ層、３はＩｎＰｎ
ツバ９フ、４はＩｎＰ単結晶薄膜を示す。本発明に係る
　ＩｎＰ半導体薄膜は、第１図に示すように、Ｓｉ基板
１の上にＧａＡｓバッファ層２　　ＩｎＰｎシバ９フフ た構造になっている。
第１図に示すＩｎＰ半導体薄膜は、Ｓｉ基板１を加熱処
理後、このＳｉ基板１上に表面平坦性の良好なアモルフ
ァス状のＧａＡｓバッファ層２、次いで表面平坦性の良
好なアモルファス状のＩｎＰｎシバ９フフ ＩｎＰ単結晶薄膜４を成長させることにより製造される
。２〜４の各層の形成には、前記減圧ＭＯＣＶＤ法が好
適に使用される。
次に各製造工程について説明する。
まず、Ｓｉ基板１の上に表面平坦性の良好なアモルファ
ス状のＧａＡｓバッファ層２を形成する。表面平坦性の
良好なアモルファス状のＧａＡｓバッファ層２は、例え
ば文献記載の方法に従って形成することができる［Ｊｏ
ｕｒｎａｌ　ｏｆ　Ｃｒｙｓｔａｌ　Ｇｒｏｗｔｈ　、
第７巻，第４９０〜４９７頁（１９８６年）］。すなわ
ち、Ｓｉ基板１をフッ酸により化学エツチング処理して
その表面酸化膜を除去した後、減圧ＭＯＣＶＤ装置に導
入する。次に、アルシンガス（ＡＳＨ３）と水素混合ガ
ス中で９００℃以上の温度で加熱処理する。次いで、ア
ルシンガス及びトリメチルガリウム（ＴＭＧ）を原料と
して４５０℃以下の低温（下限は成長限界の約３００℃
）で膜厚２００Å以下に成膜する。このような条件下で
ＧａＡｓバッファ層２を形成すると、表面平坦性の良好
なアモルファス状のＧａＡｓバッファ層２が得られる。
因に、Ｓｉ基板１の上に直接ＧａＡｓ単結晶層を成長さ
せた場合には、格子不整合が４％あるため表面が平坦に
はならない。なお、ＧａＡｓバッファ層２がアモルファ
ス状、かつ、表面が平坦になるのであれば、他の成長条
件を選択することができる。
次に、このようにして成長させえた表面平坦性の良好な
アモルファス状のＧａＡｓバッファ層２の上に同様表面
平坦性の良好なアモルファス状のＩｎＰｎシバ９フフ フフ （下限は成長限界の約３００〜３５０℃）で、しかも、
原料のホスフィンとトリメチルインジウム（ＴＭＩ）も
しくはトリエチルインジウム（ＴＥＩ）のモル比（Ｐ）
１３／ＴＭＩもしくはＴＥＩ）を５層０程度として成膜
する。このとき、成形される　ＩｎＰｎソバ９フフる。
　ＩｎＰｎソバ９フフ しつる範囲で薄い程好ましく、約２００人が好適である
。
更に、このＩｎＰｎソバ９フフ 薄膜４を、６００〜６５０℃で所定の厚さに成長させる
原料としては、ホスフィンとＴＭＩもしくはＴＥＩを用
い、そのモル比（ＰＨ３／ＴＭＩもしくはＴＥＩ）を約
１００として成膜する。
第３図に、本発明方法における温度−時間プログラムの
一例を示す。なお、図中の時間は、成長条件により異な
り、所定の膜厚が得られる時間とする。
本発明方法においては、ＧａＡｓバッファ層２、ｌｎＰ
ｎソバ９フフ １００〜２００℃以上低い温度で成膜するため、格子定
数が大きく違う結晶の上にも平坦な層が得られる。しか
しながら、これらの層はＸ線回折等により明らかな如く
、単結晶性が悪く、そのままでは半導体素子に用いるこ
とはできない。このため、これらの層の上に良好な単結
晶性をもつＩｎＰを６００℃以上の温度で成長させてい
る。
結晶性の悪いＧａＡｓバッファ層２、　ＩｎＰｎソバ９
フフ 膜４の成長中に、格子の歪みを緩和するように作用し、
これらのバッファ層中に多くの結晶欠陥を含みながらも
、　ＩｎＰ単結晶薄膜４は平坦性が良く、かつ結晶性の
良いものとなると考えられる。
（発明の効果） 以上、詳細に説明したように、本発明方法によれば、Ｓ
ｉ基板上に格子定数がＩｎＰとＳｉの間にあるＧａＡｓ
バッファ層を形成させ、この上に　ＩｎＰｎシバ９フフ にしたため、格子不整合による歪み、結晶欠陥を吸収し
やすくなり、その発生を防止できる。その結果、バッフ
ァ層上に表面が平坦で結晶性の良好なＩｎＰ単結晶薄膜
を形成することができる。
【図面の簡単な説明】
第１図は本発明に係る　ＩｎＰ半導体薄膜の構造説明断
面図、第２図は従来のＩｎＰ半導体薄膜の構造説明図、
第３図は本発明方法における温度−時間プログラムの一
例を示す図面である。 １・・・Ｓｉ基板、２・・・ＧａＡｓバッファ層、３・
・・　ＩｎＰｎシバ９フフ 特許出願人　沖電気工業株式会社 本発明１ｎＰ半導住薄醜０断面図 第１図 従来１ｎＰ半導体薄膜の断面図 第２図

Claims (1)

    【特許請求の範囲】
  1. 　Ｓｉ基板を加熱処理後、このＳｉ基板上に表面平坦性
    の良好なアモルファス状のＧａＡｓバッファ層、次いで
    平面平坦性の良好なアモルファス状のＩｎＰバッファ層
    を形成し、その後前記ＩｎＰバッファ層上にＩｎＰ単結
    晶薄膜を成長させることを特徴とするＩｎＰ半導体薄膜
    の製造方法。
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