JPH01208024A - 量子化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、入力電圧に比例した周波数で発掘づる電圧制
御発振器の出力信号を計数して吊子化出力を得る量子化
器および該は子化器を使用したＡ／Ｄ変換器に関覆る。

（従来の技術） 第５図はこ９種の従来のＧ子化器の構成を示すブロック
図であり、電圧制御発振器（以下、■ｃｏと略称づる）
５１と該■Ｃｏの出力に接続されたカウンタ回路５３と
からなる直接計数形量子化器５０を構成している。ＶＣ
Ｏ５１は入力アナログ信号電圧３ｉｎに比例した周波数
を発振し、この発掘出力信号がカウンタ回路５３でｊ１
数され、吊子化出力信号３ｏｕｔとして出力するととも
に、カウンタ回路５３は所定のサンプリングクロックＣ
ＬＫによって適宜リセットされている。

このような構成される直接計数形団子化器５０は、第６
図に示すように、その出力にディジタル−ディジタル変
換回路（以下、Ｄ／Ｄ変換回路と略称づる）５５・およ
びローパスフィルタ５７を接続することによりＡ／Ｄ変
換器を構成することができ、また第７図に示すように、
Ｄ／Ｄ変換回路５５の出力をＤ／Ａ変換器６９でアナロ
グ信号に変換してフィードバックし、加算器６１で入力
信号３１ｎから減算し、この出力を積分器６３で積分し
て直接計数形ｍ子化器５０に供給することによりデルタ
シグマ形Ａ／Ｄ変換器を構成することができる。

前記直接計数形ｍ子化器５０で混入づる吊子化雑音の周
波数軸上の分布は、低周波数域はど低く、高周波数域は
ど高くなり、２０　ｄ　Ｂ　／ｄｅｃａｄｅの傾きを有
づる。従って、直接計数形Ｍ子化器５０を使用した第６
図および第７図の従来のＡ／Ｄ変換器も低周波数域はど
低く、高周波数域はど高いｍ子化雑音分１５となり、高
周波数域のＤ子化雑音成分をローパスフィルタによって
除去することにより雑音成分の少ないディジタル出力を
得ることができる。

また、従来のｍ子化器どして、第８図に示Ｊように、Ｖ
Ｃ○７１の出力を計数するカウンタ７３をサンプリング
クロックＣＬＫでリセットせずに、該カウンタ７３の計
数出力値をレジスタＡ７５に供給してサンプリングクロ
ックＣＬＫでラッチし、該レジスタＡ７５にラッチされ
た計数値を減綽器７９の一方の入力に供給するとともに
、レジスタ８７７に供給してサンプリングクロックＣＬ
Ｋでラッチし、該レジスタＢ７７にラッチされた１ナン
ブリング周期前の計数値を減算器７９の他方の入力に供
給し、減算器７９においてレジスタＡ７５にラッチきれ
た計数値からレジスタＢ７７にラッチされた１サンプリ
ング周期前の計数値を減紳し、１→ノンブリング周期内
のＶＣＯ７１の出力信号数を求めるＲ子化器、仮りにバ
イナリ差分形σ子化器がある。

このように構成される第８図のｍ子化器も第５図の量子
化器と同様に第６図または第７図に示すようにＡ／Ｄ変
換器を構成し、高周波数域の吊子化雑音成分をローパス
フィルタによって除去づることにより雑音成分の少ない
ディジタル出力を（ｑることができる。

（発明が解決しようと１ｙる課題） 第５図に示した従来の直接計数形は子化器および該直接
計数形闇子化器を使用した従来のＡ／Ｄ変換器では、サ
ンプリングクロックＣＬＫによりてカウンタ回路５３を
リセットづることが必要であるが、ＶＣＯ５１の出力信
号はサンプリングクロックＣＬＫと非同期であるため、
サンプリングクロックＣＬＫによってカウンタ回路５３
をリセットするとぎにＶＣＯ５１の出力信号が変化し、
カウンタ回路５３をインクリメントすべき状態が発生す
ることがある。

具体的に説明すると、第９図は第１図の直接計数形聞子
化器５０の動作波形、すなわちＶＣＯ５１の出力波形、
サンプリングクロックＣＬＫの波形、カウンタ回路５３
の出力計数値を示しているが、時刻１２においてサンプ
リングクロックＣＬＫの立上がりによってカウンタ回路
５３をリセットしようとづる時に、ＶＣＯ５１の出力信
号の立上がりも発生している。このような場合、カウン
タ回路５３はサンプリングクロックＣＬＫによってリセ
ットされるため、ＶＣＯ５１の出力信号の立上がりを計
数することができないという問題がある。

このような計数誤りによる雑音は、周波数軸上に−様な
レベルで分布するため、第６図および第７図に示すよう
にローパスフィルタ５７を使用してｂ除去Ｊ°ることが
できず、ディジタル出力に含まれる雑音成分が増加する
という問題がある。

また、第８図に示した従来の別のｍ子化器は、カウンタ
７３をリセットしないように植成きれているが、カウン
タ７３の出力計数値をナンブリングクロツクＣＬＫによ
ってレジスタＡ７５にラップ−している。カウンタ７３
は所謂バイナリカウンタであるため、計数値がカウント
アツプ等の変化をするときには、この変化の間に、連続
した計数値と全く異なった計数値が瞬時用れることがあ
るのひ、この全く異なったｊ［数値がレジスタＡ７５に
ラッチされてしまうという問題がある。

具体的に説明すると、第１０図は第８図のＢ子化器の動
作波形、すなわちＶＣＯ７１の出力波形、サンプリング
クロックＣＬＫの波形、カウンタ７３の出力計数値およ
びレジスタΔ７５．レジスタＢ７７の出力内容および岱
子化器の出力内容等を示している。なお、レジスタＡ７
５．レジスタＢ７７およびｍ子化器の出力内容を示す数
値Ｇ、を括弧の前に１０進数を示し、括弧内に２進数を
示している。同図では、時刻１２においてはサンプリン
グクロックＣＬＫが立上がる時にＶＣＯ７１の出力信号
も立上がっているため、レジスタＡ７５にはサンプリン
グクロックＣＬＫによって変化しようとする最中のカウ
ンタ７３の計数値がラッチされようとする。この図示の
例においては、時刻１２でカウンタ７３は２進数で（０
１）から（１０）に２ビツト変化しようとする時である
が、このような変化は一般に全ビット同時に起こるので
なく、（０１）から（１０）に変化する間に他の状態、
例えば（００）、＜１１）等の状態を経由する場合があ
り得るので、このような変化の間にサンプリングクロッ
クＣＬＫによるラッチＶ」作が行なわれると、レジスタ
Ａ７５には（０１）、（１０）以外の（００）、（１１
）９のような全く異なった誤った値をラッチする可能性
があるという問題がある。

このような誤った値をラッチしたことにより起因するｌ
音も、面述の場合と同様に、周波数軸上に−様なレベル
で分布するため、第６図および第７図に示Ｊようにロー
パスフィルタ５７を使用しても除去１Ｊることができず
、ディジタル出力に含まれる雑音成分が増加するという
問題がある。

本発明は、上記に鑑みてなされたもので、その目的とす
るところは、誤った計数値をラッチせず、雑音の少ない
ｍ子化器を提供することにある。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するため、本発明の吊子化器は、入力電
圧に比例した周波数で発振する電圧制御発振器と、該電
圧制ａｌ１発振器からの出力信号を計数するグレイコー
ドカウンタと、該グレイコードカウンタの計数値を所定
のタイミング信号でラッチするラッチ手段と、該−ラッ
チ手段でラッチされる前記計数値の前記所定のタイミン
グ間における差分を算出する算出手段とを有することを
要旨とする。

（作用） 本発明のｍ子化器では、電圧制御発振器からの出力信号
をグレイコードカウンタで計数し、このグレイコードカ
ウンタの計数値を所定のタイミング１８号でラッチし、
このラッチされる計数値の所定のタイミング間における
差分を８子化出力として得ている。

（実施例） 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明の一実施例に係るｍ子化器の構成を示す
ブロック図である。同図に示すｍ子化器は、差分計数形
吊子化器１０を構成し、入力アナログ信号電圧３ｉｎに
比例した周波数で発振覆るＶＣＯｌを有し、該ＶＣＯ１
からの出力信号はグレイコードカウンタ３によって計数
されて０る。このグレイコードカウンタ３は説明を簡単
にするＪこめに一例として２ビツトのカウンタとして構
成され、周知のような０（００）→１（０１）→２（１
１）→３（１０）→Ｏ（００）・・・のようなグレイコ
ードで計数する。なお、括弧の前の数値は１０進数で、
括弧内の数値はグレイコードで表わされた２進数である
。

グレイコード与つンタ３の出力計数値は、第１のレジス
タ５に供給され、サンプリングクロックＣＬＫに応答し
て第１のレジスタ５にラッチされている。また、第１の
レジスタ５にラッヂされた計数値はグレイ／バイナリ変
換回路７に供給されている。グレイ／バイナリ変換回路
７は第１のレジスタ５にラッヂされたグレイコードの計
数値を２進数に変換する回路であり、この２進数に変換
された計数値は減韓器９の一方の入力に供給されるとと
もに、第２のレジスタ１１に供給され、サンプリングク
ロックＣＬＫに応答して１サンプリング周期萌の計数値
として第２のレジスタ１１にラッチされている。第２の
レジスタ１１にラッチされた計数値は゛減算ｉ１％９の
他方の入力に供給され、減算器９はグレイ／バイナリ変
換回路７の計数値から第２のレジスタ１１の計数値を減
偉し、サンプリングクロックＣＬＫ間の差分を算出して
いる。

以上のように構成されるη子化器１０において、グレイ
コードカウンタ３は、リセットされずに常に連続的にｖ
Ｃｏｌの出力信号を計数するとともに、その計数動作に
おける計数値の変化は前述したように１ビツトのみが変
化し、計数値の変化最中に他の計数状態を経由すること
がないようになっている。また、第１のレジスタ５はサ
ンプリングクロックＣＬＫが発生した時点のグレイコー
ドカウンタ３のに４数値をラッチするが、第２のレジス
タ１１はサンプリングクロックＣＬＫが発生した時点に
おいて第１のレジスタ５に既にラッチされている１サン
プリング周期前の計数値をグレイ／バイナリ変換回路７
を介してラッチするので、グレイ／バイナリ変換回路７
を介して第１のレジスタ５の計数値から第２のレジスタ
１１の計数値を減算器９で減算することにより１サンプ
リング周期間におけるＶＣＯｌの出力信号数が■出され
、減算器９からｗ子化出力信号５ｏｕｔとして得ること
がでさるようになっている。

第２図に示す各部の動作波形および出力内容を参照して
作用を具体的に説明する。

まず、時刻ＯでサンプリングクロックＣＬＫが立上がる
と、この時のグレイコードカウンタ３の出力計数値０（
ＱＯ）が第１のレジスタ５にラッチされ、グレイ／バイ
ナリ変換回路７がらはその２進数０　（００）が出力さ
れる。また更に、グレイコードカウンタ３はＶＣＯｌの
出力信号の立上がりを逐次連続的に計数し、その出力計
ａ値は１゜２．３と増加し、その後、時刻６で次のり【
コックＣＬＫが立上がると、この時グレイ／バイナリ変
換回路７から出力されている１サンプリング周期前の時
刻Ｏの計数値０　（００）がクロックＣＬＫによって第
２のレジスタ１１にラッチされるとともに、この時グレ
イコードカウンタ３の出力計数値３（１０）が第１のレ
ジスタ５にラッチされ、この計数値３（１０）はグレイ
／バイナリ変換回路７で２進数計数値３（１１）に変換
されて減算器９の一方の入力に供給される。この２進数
Ｕ１数（ｉ１１３（１１）は減算器９において第２のレ
ジスタ１１からの１サンプリング周期前の計数値０（０
０）を減→され、減算器９は時刻０がら時刻６までの第
１のサンプリング周期内のＭ子化出力信号５ｏｕｔとし
て３（１１）を出力する。

また、時刻６の後、グレイコードカウンタ３は連続的に
ＶＣＯｌの計数し、そのグレイコード計数値は３（１０
）からＯ（００）→１（０１）と変化する。そして、時
刻１２でクロックＣＬＫが立上がると、まず第２のレジ
スタ１１にはグレイ／バイナリ変換回路７からの出力８
を数値３（１１）がラッチされるととｂに、第１のレジ
スタ５はグレイコードカウンタ３の出力計数値をラッチ
するのであるが、時刻１２においてＶＣＯｌの出力信号
も同時に立上がっているため、グレイコードカウンタ３
はこのＶＣＯｌの出力信号を計数して、１（０１）から
２（１１）に変化しようとする最中にある。従って、第
１のレジスタ５はグレイコードカウンタ３の変化しつつ
ある出力計数値１（０１）または２（１１）のいずれか
をラッチすることになる。

１（０１）が第１のレジスタ５にラッチされた場合には
、グレイ／バイナリ変換回路７で２進数に変換されて減
算器９に供給され、減算器９において１（０１）に対す
る３（１１）の減算が行なわれ、２（１０）がω子化出
力信Ｑ　３　ｏｕｔとして出力される。

一方、２（１１）が第１のレジスタ５にラッチされた場
合には、グレイ／バイナリ変換回路７で２（１０）に変
換されて減算器９に供給され、減算器９において２（１
０）に対する３（１１）の減Ｇ）が行なわれ、３（１１
）がｍ子化出カ信号５ｏｕｔとして出力される。

以上の結果、時刻６から時刻１２までの第２のサンプリ
ング周期内の母子化出力化ＱＳｏｕｔとして２（１０）
または３（１１）を出力Ｊ゛ることになる。

以下同様にして図がられがるように、時刻１２から時刻
１８までの第３のサンプリング周期内の岳子化出力信Ｊ
’３　Ｓ　ｏｕｔとして２（１０）または１（０１）が
出力される。

従って、第１．第２．第３のサンプリング周期内の量子
化出力信号５ｏｕｔは順にｒ３．２．２Ｊまたはｒ３，
３．ＩＪとなり、時刻１２におけるｖｃｏｉの出力信号
の立上がりは第２または第３のサンプリング周期のどち
らか一方で計数されるようになっている。このため、従
来のように計数値が飛び越されて計数されないことがな
いようになっているので、雑音成分が少ないｍ子化出力
信号が得られるようになっている。

第３図および第４図はそれぞれ本発明の他の実施例を示
し、第１図の差分計数形吊子化器１０を使用したＡ／Ｄ
変換器のブロック図である。この第３図および第４図に
示すＡ／Ｄ変換器は、それぞれ館述した第６図および第
７図のＡ／Ｄ変換器において直接計数形徴子化器５０の
代わりに第１図の差分計数形ｍ子化器１０を使用した点
が異なるのみであり、同じ構成要素には同じ符号を付１
ノ、その説明を省略する。

このようにＡ／Ｄ変換器に差分計数形毎子化器１０を使
用することにより、雑音成分の少ないディジタル出力を
得ることができるものである。

［発明の効果］ 以上説明したように、本発明によれば、電圧制御発振器
からの出力信号をグレイコードカウンタで計数し、この
久レイコードカウンタの計数値を所定のタイミング信号
でラッチし、このラッチされる計数値の所定のタイミン
グ間における差分を吊子化出力として得ており、グレイ
コードカウンタはリセットされないようになっていると
ともに、計数動作の変化時に同時に複数ビットが変化す
ることがないので、誤った計数値をラッチすることがな
く、この結果、１ｊＪＬ音を低減１ｙることができるよ
うになっている。

【図面の簡単な説明】

第１図は本発明の一実施例に係るｍ子化器の構成を示す
ブロック図、第２図は第１図のｒ子化器の各部の動作波
形および出力内容を示す図、第３図および第４図はそれ
ぞれ第１図のｍ子化器を使用した本発明の他の実施例に
係るＡ／Ｄ変換器のブロック図、第５図は従来のｍ子化
器のブロック図、第６図および第７図は第５図のｍ子化
器を使用した従来のＡ／Ｄ変換器のブロック図、第８図
は従来の別のｍ子化器のブロック図、第９図および第１
０図はそれぞれ第５図および第８図の量子化器の各部の
動作波形および出力内容を示す図である。 １・・・電圧制御発振器 ３・・・グレイコードカウンタ ５・・・第１のレジスタ ７・・・グレイ／バイナリ変換回路 ９・・・減算器 １０・・・差分計数形Ｍ子化器 １１・・・第２のレジスタ ５５・・・Ｄ／Ｄ変換回路 ５７・・・ローパスフィルタ ６１・・・加障器 ６３・・・積分器 ６９・・・Ｄ／Ａ変換器 代理人　弁理士　　三　好　保　男 サン１リングクロツクＣＬＫ 窮６図 窮８図

Claims (2)

【特許請求の範囲】
1. （１）入力電圧に比例した周波数で発振する電圧制御発
   振器と、該電圧制御発振器からの出力信号を計数するグ
   レイコードカウンタと、該グレイコードカウンタの計数
   値を所定のタイミング信号でラッチするラッチ手段と、
   該ラッチ手段でラッチされる前記計数値の前記所定のタ
   イミング間における差分を算出する算出手段とを有する
   ことを特徴とする量子化器。
2. （２）請求項（１）記載の量子化器を有することを特徴
   とするＡ／Ｄ変換器。