JPH1084281A - Ｄａ変換装置 - Google Patents
Ｄａ変換装置Info
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- JPH1084281A JPH1084281A JP8236515A JP23651596A JPH1084281A JP H1084281 A JPH1084281 A JP H1084281A JP 8236515 A JP8236515 A JP 8236515A JP 23651596 A JP23651596 A JP 23651596A JP H1084281 A JPH1084281 A JP H1084281A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 所定の分解能を有するＤＡ変換器を用いて、
この分解能以上の能力を有するＤＡ変換装置を提供す
る。 【解決手段】 ６ビットのディジタル情報１のうち、下
位２ビット３は加算データ発生部５に入力され、その出
力と上位４ビット２は加算器４にて加算される。その出
力である４ビットのデータは４ビットＤＡ変換器９に入
力され、アナログ情報が出力される。４ビットＤＡ変換
器９の出力は、ロウパス・フィルタ１１にて平均化され
る。
この分解能以上の能力を有するＤＡ変換装置を提供す
る。 【解決手段】 ６ビットのディジタル情報１のうち、下
位２ビット３は加算データ発生部５に入力され、その出
力と上位４ビット２は加算器４にて加算される。その出
力である４ビットのデータは４ビットＤＡ変換器９に入
力され、アナログ情報が出力される。４ビットＤＡ変換
器９の出力は、ロウパス・フィルタ１１にて平均化され
る。
Description
【発明の属する技術分野】本発明は、ディジタル／アナ
ログ変換装置（以下、ＤＡ変換装置という。）に関し、
特に、変換可能なビット数が定めれた公知のＤＡ変換回
路を用いて、そのビット数以上のディジタル情報を対応
するアナログ情報に変換可能とするＤＡ変換装置に関す
る。
ログ変換装置（以下、ＤＡ変換装置という。）に関し、
特に、変換可能なビット数が定めれた公知のＤＡ変換回
路を用いて、そのビット数以上のディジタル情報を対応
するアナログ情報に変換可能とするＤＡ変換装置に関す
る。
【０００１】
【従来の技術】近年、装置内部の情報伝達においてはデ
ィジタル信号が主に用いられるようになってきたが、特
に通信分野における装置間の情報伝達にはアナログ信号
が依然として使用されている。従って、装置内部のディ
ジタル信号を装置外部に出力するためには、ＤＡ変換器
を出力バッファ等として使用することが必要となる。
ィジタル信号が主に用いられるようになってきたが、特
に通信分野における装置間の情報伝達にはアナログ信号
が依然として使用されている。従って、装置内部のディ
ジタル信号を装置外部に出力するためには、ＤＡ変換器
を出力バッファ等として使用することが必要となる。
【０００２】ＤＡ変換器は、その仕様で定められたビッ
ト数のディジタル情報を、そのディジタル情報に対応す
るアナログ情報に変換する回路である。従って、定めら
れたビット数以上のディジタル情報を対応するアナログ
情報に変換することはできない。
ト数のディジタル情報を、そのディジタル情報に対応す
るアナログ情報に変換する回路である。従って、定めら
れたビット数以上のディジタル情報を対応するアナログ
情報に変換することはできない。
【０００３】すなわち、メーカーによって装置に一旦組
み込まれたＤＡ変換器の分解能は一定であり、これを向
上させるためには、ユーザーがＤＡ変換器を交換等する
必要がある。
み込まれたＤＡ変換器の分解能は一定であり、これを向
上させるためには、ユーザーがＤＡ変換器を交換等する
必要がある。
【０００４】
【発明が解決しようとする課題】しかし、一般に、装置
内部の回路をユーザーが交換することは容易ではない。
また、交換するとしても、分解能の高いＤＡ変換器は、
分解能の低いものに比べ、高価である。すなわち、一
旦、分解能の定められた装置を購入すると、その分解能
の向上は困難であり、従って、その装置は汎用性、応用
性に欠けるものであった。
内部の回路をユーザーが交換することは容易ではない。
また、交換するとしても、分解能の高いＤＡ変換器は、
分解能の低いものに比べ、高価である。すなわち、一
旦、分解能の定められた装置を購入すると、その分解能
の向上は困難であり、従って、その装置は汎用性、応用
性に欠けるものであった。
【０００５】そこで、本発明では、定められた分解能の
ＤＡ変換器を用いて、それ以上の分解能を得ることがで
きるＤＡ変換装置を提供することを目的とする。
ＤＡ変換器を用いて、それ以上の分解能を得ることがで
きるＤＡ変換装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】かかる目的のために、本
発明によるＤＡ変換装置は、第１ビット数の第１ディジ
タル情報を対応するアナログ情報に変換するディジタル
／アナログ変換器を用いて、前記第１ビット数以上の第
２ディジタル情報を対応するアナログ情報に変換するデ
ィジタル／アナログ変換装置であって、前記第２ディジ
タル情報は、前記第１ビット数の第３ディジタル情報と
第２ビット数の第４ディジタル情報とからなり、前記第
４ディジタル情報を受け、所定レベルの信号を前記第４
ディジタル情報に対応する時間だけ出力する加算データ
発生部と、前記第３ディジタル情報を受け、前記ディジ
タル情報と前記加算データ発生部の出力を加算し、前記
加算結果を前記第１ディジタル情報として前記ディジタ
ル／アナログ変換器に出力する加算器と、前記ディジタ
ル／アナログ変換器の出力を受け、前記出力を平均化す
るフィルタとを有することを特徴とする。
発明によるＤＡ変換装置は、第１ビット数の第１ディジ
タル情報を対応するアナログ情報に変換するディジタル
／アナログ変換器を用いて、前記第１ビット数以上の第
２ディジタル情報を対応するアナログ情報に変換するデ
ィジタル／アナログ変換装置であって、前記第２ディジ
タル情報は、前記第１ビット数の第３ディジタル情報と
第２ビット数の第４ディジタル情報とからなり、前記第
４ディジタル情報を受け、所定レベルの信号を前記第４
ディジタル情報に対応する時間だけ出力する加算データ
発生部と、前記第３ディジタル情報を受け、前記ディジ
タル情報と前記加算データ発生部の出力を加算し、前記
加算結果を前記第１ディジタル情報として前記ディジタ
ル／アナログ変換器に出力する加算器と、前記ディジタ
ル／アナログ変換器の出力を受け、前記出力を平均化す
るフィルタとを有することを特徴とする。
【０００７】本発明によるＤＡ変換装置は、加算データ
発生部により、第４ディジタル情報を時間的な情報に変
換する。すなわち、第４ディジタル情報に対応する時間
だけ所定レベルの信号を出力する。このため、加算器の
出力は、その対応する時間においては第３ディジタル情
報と所定レベル信号の和となり、その時間外において
は、第３ディジタル情報そのものとなる。
発生部により、第４ディジタル情報を時間的な情報に変
換する。すなわち、第４ディジタル情報に対応する時間
だけ所定レベルの信号を出力する。このため、加算器の
出力は、その対応する時間においては第３ディジタル情
報と所定レベル信号の和となり、その時間外において
は、第３ディジタル情報そのものとなる。
【０００８】よって、加算器の出力を入力とするディジ
タル／アナログ変換器は、前述の対応する時間において
は第３ディジタル情報と所定レベル信号の和に対応する
アナログ情報を出力し、その時間外においては、第３デ
ィジタル情報に対応するアナログ信号を出力することに
なる。
タル／アナログ変換器は、前述の対応する時間において
は第３ディジタル情報と所定レベル信号の和に対応する
アナログ情報を出力し、その時間外においては、第３デ
ィジタル情報に対応するアナログ信号を出力することに
なる。
【０００９】そして、これら２種の出力がフィルタによ
って平均化されるので、第３ディジタル情報と所定レベ
ル信号の和に対応するアナログ情報と、第３ディジタル
情報に対応するアナログ信号との間の情報を有するアナ
ログ信号が、前述の対応する時間に応じて出力されるこ
とになる。
って平均化されるので、第３ディジタル情報と所定レベ
ル信号の和に対応するアナログ情報と、第３ディジタル
情報に対応するアナログ信号との間の情報を有するアナ
ログ信号が、前述の対応する時間に応じて出力されるこ
とになる。
【００１０】すなわち、第１ビット数のディジタル情報
を変換可能なディジタル／アナログ変換回路を用いて、
第１ビット数と第２ビット数との和のビット数を有する
ディジタル情報を、対応するアナログ情報に変換するこ
とができる。
を変換可能なディジタル／アナログ変換回路を用いて、
第１ビット数と第２ビット数との和のビット数を有する
ディジタル情報を、対応するアナログ情報に変換するこ
とができる。
【００１１】
【発明の実施の形態】以下に、本発明について図面を参
照して説明する。なお、以下の説明においては、本発明
の例として、４ビットＤＡ変換器を用いて６ビットの分
解能を得る構成を示す。
照して説明する。なお、以下の説明においては、本発明
の例として、４ビットＤＡ変換器を用いて６ビットの分
解能を得る構成を示す。
【００１２】図１にその具体的構成を示す。
【００１３】加算データ発生部５はＡＮＤゲート１３，
１４，１５とＯＲゲート１６とリング・カウンタ１７か
ら構成されている。リング・カウンタ１７にはクロック
６が入力され、出力Ｑ０、Ｑ１、Ｑ２、Ｑ３の順にハイ
・レベルを出力する。
１４，１５とＯＲゲート１６とリング・カウンタ１７か
ら構成されている。リング・カウンタ１７にはクロック
６が入力され、出力Ｑ０、Ｑ１、Ｑ２、Ｑ３の順にハイ
・レベルを出力する。
【００１４】６ビット・ディジタル・データ１は上位４
ビットからなる第１のディジタル・データと下位２ビッ
トからなる第２のディジタル・データとからなる。
ビットからなる第１のディジタル・データと下位２ビッ
トからなる第２のディジタル・データとからなる。
【００１５】第２のディジタル・データのビット１はＡ
ＮＤゲート１３，１５に入力され、ビット０はＡＮＤゲ
ート１４に入力される。
ＮＤゲート１３，１５に入力され、ビット０はＡＮＤゲ
ート１４に入力される。
【００１６】この加算データ７と６ビット・ディジタル
・データ１の上位４ビットである第１のディジタル・デ
ータ２が加算器４で加算される。
・データ１の上位４ビットである第１のディジタル・デ
ータ２が加算器４で加算される。
【００１７】加算器４は、ハーフアダーを４個従属接続
した構成で、ＡＮＤゲート１８，１９，２０，２１とイ
クスクルーシブＯＲゲート２２，２３，２４，２５から
構成される。
した構成で、ＡＮＤゲート１８，１９，２０，２１とイ
クスクルーシブＯＲゲート２２，２３，２４，２５から
構成される。
【００１８】４ビットの加算器出力２６，２７，２８，
２９は、Ｄ−Ｆ／Ｆ３０で保持され、４ビット・ディジ
タル・データ８となり、４ビットＤＡ変換器９に入力さ
れる。加算データ発生部５の出力遅延時間、加算器４の
加算時間を考慮し、Ｄ−Ｆ／Ｆ３０への入力クロックは
反転入力とし、半クロック遅れで保持する。
２９は、Ｄ−Ｆ／Ｆ３０で保持され、４ビット・ディジ
タル・データ８となり、４ビットＤＡ変換器９に入力さ
れる。加算データ発生部５の出力遅延時間、加算器４の
加算時間を考慮し、Ｄ−Ｆ／Ｆ３０への入力クロックは
反転入力とし、半クロック遅れで保持する。
【００１９】４ビットＤＡ変換器９のアナログ出力１０
はクロックに同期して変化するので、ロウパス・フィル
タ１１で平均化してアナログ電圧１２を得る。
はクロックに同期して変化するので、ロウパス・フィル
タ１１で平均化してアナログ電圧１２を得る。
【００２０】図２は、図１の実施例の動作を示すタイミ
ングチャートである。本図では、６ビット・ディジタル
・データ１は最初１０１０１０Ｂで、タイミングｔ５で
１０１１０１Ｂに変化する場合を示している。
ングチャートである。本図では、６ビット・ディジタル
・データ１は最初１０１０１０Ｂで、タイミングｔ５で
１０１１０１Ｂに変化する場合を示している。
【００２１】６ビット・ディジタル・データ１は最初１
０１０１０Ｂなので、上位４ビットである第１のディジ
タル・データ２は１０１０Ｂであり、６ビット・ディジ
タル・データ１のビット１、０の値はそれぞれ、１、０
である。
０１０１０Ｂなので、上位４ビットである第１のディジ
タル・データ２は１０１０Ｂであり、６ビット・ディジ
タル・データ１のビット１、０の値はそれぞれ、１、０
である。
【００２２】タイミングｔ１でリング・カウンタ１７の
Ｑ０出力３１がハイとなると、第２のディジタル・デー
タ３のビット１のデータ“１”が加算データ７となる。
Ｑ０出力３１がハイとなると、第２のディジタル・デー
タ３のビット１のデータ“１”が加算データ７となる。
【００２３】第１のディジタル・データ２“１０１０
Ｂ”には加算データ７が加算され、つまり１だけインク
リメントされ、タイミングｔ２で４ビットＤ−Ｆ／Ｆ３
０に保持され、４ビット・ディジタル・データ８とな
る。そして、４ビットＤＡ変換器９に入力され、アナロ
グ出力１０は“１０１１Ｂ”に対応する電圧になる。
Ｂ”には加算データ７が加算され、つまり１だけインク
リメントされ、タイミングｔ２で４ビットＤ−Ｆ／Ｆ３
０に保持され、４ビット・ディジタル・データ８とな
る。そして、４ビットＤＡ変換器９に入力され、アナロ
グ出力１０は“１０１１Ｂ”に対応する電圧になる。
【００２４】同様に、タイミングｔ３ではリング・カウ
ンタ１７のＱ１出力３１がハイとなり、６ビット・ディ
ジタル・データ１のビット０のデータ“０”が加算デー
タ７となる。
ンタ１７のＱ１出力３１がハイとなり、６ビット・ディ
ジタル・データ１のビット０のデータ“０”が加算デー
タ７となる。
【００２５】加算データ７が“０”のため、第１のディ
ジタル・データはそのままタイミングｔ４で４ビットＤ
−Ｆ／Ｆ３０に保持され４ビット・ディジタル・データ
８となる。４ビット・ディジタル・データ８は、４ビッ
トＤＡ変換器９に入力され、アナログ出力１０は“１０
１０Ｂ”に対応する電圧になる。
ジタル・データはそのままタイミングｔ４で４ビットＤ
−Ｆ／Ｆ３０に保持され４ビット・ディジタル・データ
８となる。４ビット・ディジタル・データ８は、４ビッ
トＤＡ変換器９に入力され、アナログ出力１０は“１０
１０Ｂ”に対応する電圧になる。
【００２６】以降ｔ５まで、リング・カウンタ１７の１
周期、すなわちクロック６の４クロックを１周期とし
て、ｔ１からｔ４までの動作を繰り返す。
周期、すなわちクロック６の４クロックを１周期とし
て、ｔ１からｔ４までの動作を繰り返す。
【００２７】このとき、アナログ出力１０には“１０１
０Ｂ”に対応する電圧と“１０１１Ｂ”に対応する電圧
が時間比として１：１で発生する。アナログ出力１０は
ロウパス・フィルタ１１で平均化され、“１０１０Ｂ”
に対応する電圧と“１０１１Ｂ”に対応する電圧の平均
電圧である“１０１０．１０”に対応する電圧がアナロ
グ電圧１２として得られる。
０Ｂ”に対応する電圧と“１０１１Ｂ”に対応する電圧
が時間比として１：１で発生する。アナログ出力１０は
ロウパス・フィルタ１１で平均化され、“１０１０Ｂ”
に対応する電圧と“１０１１Ｂ”に対応する電圧の平均
電圧である“１０１０．１０”に対応する電圧がアナロ
グ電圧１２として得られる。
【００２８】次に、タイミングｔ５では６ビット・ディ
ジタル・データ１が“１０１１０１Ｂ”に変化する。
ジタル・データ１が“１０１１０１Ｂ”に変化する。
【００２９】タイミングｔ６でリング・カウンタ１７の
Ｑ１出力３２がハイとなると、６ビット・ディジタル・
データ１のビット１のデータ“１”が加算データ７とな
る。
Ｑ１出力３２がハイとなると、６ビット・ディジタル・
データ１のビット１のデータ“１”が加算データ７とな
る。
【００３０】第１のディジタル・データ２“１０１１
Ｂ”には加算データ７が加算され、つまり１だけインク
リメントされ、タイミングｔ７で４ビットＤ−Ｆ／Ｆ３
０に保持され４ビット・ディジタル・データ８となる。
そして、４ビットＤＡ変換器９に入力され、アナログ出
力１０は“１１００Ｂ”に対応する電圧になる。
Ｂ”には加算データ７が加算され、つまり１だけインク
リメントされ、タイミングｔ７で４ビットＤ−Ｆ／Ｆ３
０に保持され４ビット・ディジタル・データ８となる。
そして、４ビットＤＡ変換器９に入力され、アナログ出
力１０は“１１００Ｂ”に対応する電圧になる。
【００３１】タイミングｔ８でリング・カウンタ１７の
Ｑ２出力３３がハイとなると、６ビット・ディジタル・
データ１のビット０のデータ“０”が加算データ７とな
る。加算データ７が“０”のため、第１のディジタル・
データはそのままタイミングｔ７で４ビットＤ−Ｆ／Ｆ
３０に保持され４ビット・ディジタル・データ８とな
る。４ビット・ディジタル・データ８は、４ビットＤＡ
変換器９に入力され、アナログ出力１０は“１０１１
Ｂ”に対応する電圧になる。
Ｑ２出力３３がハイとなると、６ビット・ディジタル・
データ１のビット０のデータ“０”が加算データ７とな
る。加算データ７が“０”のため、第１のディジタル・
データはそのままタイミングｔ７で４ビットＤ−Ｆ／Ｆ
３０に保持され４ビット・ディジタル・データ８とな
る。４ビット・ディジタル・データ８は、４ビットＤＡ
変換器９に入力され、アナログ出力１０は“１０１１
Ｂ”に対応する電圧になる。
【００３２】以降、リング・カウンタ１７の１周期、す
なわちクロック６の４クロックを１周期として、ｔ６か
らｔ９までの動作を繰り返す。
なわちクロック６の４クロックを１周期として、ｔ６か
らｔ９までの動作を繰り返す。
【００３３】このとき、アナログ出力１０には“１０１
１Ｂ”に対応する電圧と“１１００Ｂ”に対応する電圧
が時間比として３：１で発生する。アナログ出力１０は
ロウパス・フィルタ１１で平均化され、“１０１１Ｂ”
に対応する電圧と“１１００Ｂ”に対応する電圧の３：
１の荷重平均電圧である“１０１１．０１”に対応する
電圧がアナログ電圧１２として得られる。
１Ｂ”に対応する電圧と“１１００Ｂ”に対応する電圧
が時間比として３：１で発生する。アナログ出力１０は
ロウパス・フィルタ１１で平均化され、“１０１１Ｂ”
に対応する電圧と“１１００Ｂ”に対応する電圧の３：
１の荷重平均電圧である“１０１１．０１”に対応する
電圧がアナログ電圧１２として得られる。
【００３４】以上説明したように、第２のディジタル・
データ３が“１０Ｂ”のときは、アナログ出力１０には
第１のディジタル・データ２に対応する電圧と第１のデ
ィジタル・データ２に１を加えた値に対応する電圧が時
間比として１：１で発生する。
データ３が“１０Ｂ”のときは、アナログ出力１０には
第１のディジタル・データ２に対応する電圧と第１のデ
ィジタル・データ２に１を加えた値に対応する電圧が時
間比として１：１で発生する。
【００３５】また、第２のディジタル・データ３が“０
１Ｂ”のときは、アナログ出力１０には第１のディジタ
ル・データ２に対応する電圧と第１のディジタル・デー
タ２に１を加えた値に対応する電圧が時間比として３：
１で発生する。
１Ｂ”のときは、アナログ出力１０には第１のディジタ
ル・データ２に対応する電圧と第１のディジタル・デー
タ２に１を加えた値に対応する電圧が時間比として３：
１で発生する。
【００３６】同様に、第２のディジタル・データ３が
“１１Ｂ”のときは、アナログ出力１０には第１のディ
ジタル・データ２に対応する電圧と第１のディジタル・
データ２に１を加えた値に対応する電圧が時間比として
３：１で発生する。
“１１Ｂ”のときは、アナログ出力１０には第１のディ
ジタル・データ２に対応する電圧と第１のディジタル・
データ２に１を加えた値に対応する電圧が時間比として
３：１で発生する。
【００３７】第２のディジタル・データ３が“００Ｂ”
のときは、アナログ出力１０には第１のディジタル・デ
ータ２に対応する一定の電圧が発生する。
のときは、アナログ出力１０には第１のディジタル・デ
ータ２に対応する一定の電圧が発生する。
【００３８】このように、アナログ出力１０のレベル
は、第１のディジタル・データ２に対応する電圧、また
は第１のディジタル・データ２に１を加えた値に対応す
る電圧の２段階となる。そして、第１のディジタル・デ
ータ２に１を加えた値に対応する電圧の発生時間比が、
第２のディジタル・データ３の値によって、２ビット
分、すなわち０／４、１／４、２／４、３／４まで４段
階に制御される。
は、第１のディジタル・データ２に対応する電圧、また
は第１のディジタル・データ２に１を加えた値に対応す
る電圧の２段階となる。そして、第１のディジタル・デ
ータ２に１を加えた値に対応する電圧の発生時間比が、
第２のディジタル・データ３の値によって、２ビット
分、すなわち０／４、１／４、２／４、３／４まで４段
階に制御される。
【００３９】時間比が２ビットで制御されるので、平均
電圧も２ビットで制御される。従って、第１のディジタ
ル・データ２の４ビットに、第２のディジタル・データ
３の２ビットを加え、結局アナログ電圧１２としては６
ビット分解能が得られることになる。
電圧も２ビットで制御される。従って、第１のディジタ
ル・データ２の４ビットに、第２のディジタル・データ
３の２ビットを加え、結局アナログ電圧１２としては６
ビット分解能が得られることになる。
【００４０】なお、図３にもあるように、アナログ電圧
１２にはリップルが存在するので、実用上問題とならな
いように、フィルタの特性を定める。
１２にはリップルが存在するので、実用上問題とならな
いように、フィルタの特性を定める。
【００４１】
【発明の効果】以上説明したように、本発明のＤＡ変換
器は、ＤＡ変換器を改造することなく外部のディジタル
回路によって分解能を増加させることができる。
器は、ＤＡ変換器を改造することなく外部のディジタル
回路によって分解能を増加させることができる。
【００４２】この結果、既存の高分解能のＤＡ変換器が
用意されていなくても、低分解能のＤＡ変換器を利用し
て高分解能を得ることができる。
用意されていなくても、低分解能のＤＡ変換器を利用し
て高分解能を得ることができる。
【図１】本発明の実施例を示す回路図である。
【図２】本発明の実施例の動作を示すタイミングチャー
トである。
トである。
１ ６ビット・ディジタル・データ ２ 第１のディジタル・データ ３ 第２のディジタル・データ ４ 加算器 ５ 加算データ発生部 ６ クロック ７ 加算データ ８ ４ビット・ディジタル・データ ９ ４ビットＤＡ変換器 １０ アナログ出力 １１ ロウパス・フィルタ １２ アナログ電圧 １３，１４，１５ ＡＮＤゲート １６ ＯＲゲート １７ リング・カウンタ １８，１９，２０，２１ ＡＮＤゲート ２２，２３，２４，２５ イクスクルーシブＯＲゲー
ト ２６，２７，２８，２９ 加算器出力 ３０ Ｄ−Ｆ／Ｆ ３１ リング・カウンタ１７のＱ０出力 ３２ リング・カウンタ１７のＱ１出力 ３３ リング・カウンタ１７のＱ２出力
ト ２６，２７，２８，２９ 加算器出力 ３０ Ｄ−Ｆ／Ｆ ３１ リング・カウンタ１７のＱ０出力 ３２ リング・カウンタ１７のＱ１出力 ３３ リング・カウンタ１７のＱ２出力
Claims (4)
- 【請求項１】 第１ビット数の第１ディジタル情報を対
応するアナログ情報に変換するディジタル／アナログ変
換器を用いて、前記第１ビット数以上の第２ディジタル
情報を対応するアナログ情報に変換するディジタル／ア
ナログ変換装置であって、 前記第２ディジタル情報は、前記第１ビット数の第３デ
ィジタル情報と第２ビット数の第４ディジタル情報とか
らなり、 前記第４ディジタル情報を受け、所定レベルの信号を前
記第４ディジタル情報に対応する時間だけ出力する加算
データ発生部と、 前記第３ディジタル情報を受け、前記ディジタル情報と
前記加算データ発生部の出力を加算し、前記加算結果を
前記第１ディジタル情報として前記ディジタル／アナロ
グ変換器に出力する加算器と、 前記ディジタル／アナログ変換器の出力を受け、前記出
力を平均化するフィルタとを有することを特徴とするデ
ィジタル／アナログ変換装置。 - 【請求項２】 所定周期をカウントするタイマー手段
と、 第１ビット数の第１ディジタル情報を受け、前記所定周
期中、前記第１ディジタル情報に応じて第１レベルの１
ビット・ディジタル情報を所定時間出力し、前記所定時
間以外は前記第１レベルの反転レベルである第２レベル
の１ビットディジタル情報を出力する信号発生手段と、 第２ビット数の第２ディジタル情報を受け、前記第２デ
ィジタル情報の最下位ビットの情報に前記１ビット・デ
ィジタル情報を加算して出力する加算手段と、 前記第２ビット数のディジタル情報を対応するアナログ
情報に変換して出力するディジタル／アナログ変換回路
であって、前記加算手段の出力を受けるディジタル／ア
ナログ変換回路と、 前記ディジタル／アナログ変換回路の出力を受け、前記
出力を前記所定周期で平均化する出力平均手段とを有す
ることを特徴とするディジタル／アナログ変換装置。 - 【請求項３】 前記第１ビット数は４ビットであり、前
記第２ビット数は２ビットであり、 前記加算データ発生部は、第１乃至第４の出力を有する
リング・カウンタと、前記第１の出力および前記第４デ
ィジタル情報の上位ビットの情報を入力とする第１論理
積回路と、前記第２の出力および前記第４ディジタル情
報の下位ビットの情報を入力とする第２論理積回路と、
前記第３の出力および前記第４ディジタル情報の上位ビ
ットの情報を入力とする第３論理積回路と、前記第１乃
至第３論理積回路の出力を入力とする論理和回路とを有
し、 前記加算器は、前記論理和回路の出力と前記第３ディジ
タル情報の最下位ビットの情報とを加算することを特徴
とする請求項１記載のディジタル／アナログ変換装置。 - 【請求項４】 前記第１ビット数は２ビットであり、 前記タイマー手段は、第１乃至第４の出力を有するリン
グ・カウンタであり、 前記信号発生手段は、前記第１の出力および前記第１デ
ィジタル情報の上位ビットの情報を入力とする第１論理
積回路と、前記第２の出力および前記第１ディジタル情
報の下位ビットの情報を入力とする第２論理積回路と、
前記第３の出力および前記第１ディジタル情報の上位ビ
ットの情報を入力とする第３論理積回路と、前記第１乃
至第３論理積回路の出力を入力とする論理和回路とを有
し、前記論理和回路の出力を前記１ビット・ディジタル
情報とすることを特徴とする請求項２記載のディジタル
／アナログ変換装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236515A JPH1084281A (ja) | 1996-09-06 | 1996-09-06 | Ｄａ変換装置 |
| US08/908,057 US5969656A (en) | 1996-09-06 | 1997-08-11 | Digital-to-analog converter for increasing number of bits converted |
| DE19735544A DE19735544A1 (de) | 1996-09-06 | 1997-08-16 | Digital/Analog-Wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236515A JPH1084281A (ja) | 1996-09-06 | 1996-09-06 | Ｄａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084281A true JPH1084281A (ja) | 1998-03-31 |
Family
ID=17001856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236515A Pending JPH1084281A (ja) | 1996-09-06 | 1996-09-06 | Ｄａ変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5969656A (ja) |
| JP (1) | JPH1084281A (ja) |
| DE (1) | DE19735544A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281844A (ja) * | 2006-04-06 | 2007-10-25 | Texas Instr Japan Ltd | 重みレベルを発生する方法および装置 |
| JP2010198437A (ja) * | 2009-02-26 | 2010-09-09 | Taiheiyo Cement Corp | 位置決め制御ユニット、位置決め制御方法および位置決め制御プログラム |
| JP2012129849A (ja) * | 2010-12-16 | 2012-07-05 | Nec Network & Sensor Systems Ltd | デジタルアナログ変換装置およびその制御方法 |
| JP2015142420A (ja) * | 2014-01-28 | 2015-08-03 | 富士電機株式会社 | スイッチング電源の制御装置 |
| JP2021089157A (ja) * | 2019-12-02 | 2021-06-10 | アズビル株式会社 | 信号処理装置、測定装置、信号処理方法および信号処理プログラム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10357033A1 (de) | 2003-12-05 | 2005-06-30 | Deutsche Thomson-Brandt Gmbh | Aufzeichungs- und/oder Wiedergabegerät für optische Aufzeichnungsträger mit Mitteln zum Erhöhen der Auflösung eines Digital-Analog-Wandlers im Servoregelkreis |
| EP3471271A1 (en) * | 2017-10-16 | 2019-04-17 | Acoustical Beauty | Improved convolutions of digital signals using a bit requirement optimization of a target digital signal |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4006475A (en) * | 1973-12-04 | 1977-02-01 | Bell Telephone Laboratories, Incorporated | Digital-to-analog converter with digitally distributed amplitude supplement |
| US5101204A (en) * | 1990-03-26 | 1992-03-31 | Burr-Brown Corporation | Interpolation DAC and method |
| US5321642A (en) * | 1991-03-20 | 1994-06-14 | Sciteq Electronics, Inc. | Source of quantized samples for synthesizing sine waves |
| US5210711A (en) * | 1992-02-26 | 1993-05-11 | Sony Corporation Of America | Very fast variable input multi-bit adder |
-
1996
- 1996-09-06 JP JP8236515A patent/JPH1084281A/ja active Pending
-
1997
- 1997-08-11 US US08/908,057 patent/US5969656A/en not_active Expired - Fee Related
- 1997-08-16 DE DE19735544A patent/DE19735544A1/de not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007281844A (ja) * | 2006-04-06 | 2007-10-25 | Texas Instr Japan Ltd | 重みレベルを発生する方法および装置 |
| JP2010198437A (ja) * | 2009-02-26 | 2010-09-09 | Taiheiyo Cement Corp | 位置決め制御ユニット、位置決め制御方法および位置決め制御プログラム |
| JP2012129849A (ja) * | 2010-12-16 | 2012-07-05 | Nec Network & Sensor Systems Ltd | デジタルアナログ変換装置およびその制御方法 |
| JP2015142420A (ja) * | 2014-01-28 | 2015-08-03 | 富士電機株式会社 | スイッチング電源の制御装置 |
| JP2021089157A (ja) * | 2019-12-02 | 2021-06-10 | アズビル株式会社 | 信号処理装置、測定装置、信号処理方法および信号処理プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19735544A1 (de) | 1998-03-12 |
| US5969656A (en) | 1999-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990810 |