JPH01208769A - バーストエラー訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、所定間隔でリシンクコードを含むセルフクロ
ッキング信号、例えばデジタル記録媒体から読出された
セルフクロッキング信号を復調する前に、ビットスリッ
プによるバーストエラーを訂正するのに好適なバースト
エラー訂正装置に関する。

［従来の技術］ 従来、磁気あるいは光記録媒体等には、記録すべきデジ
タルデータな記録再生に適した信号形態に変換、すなわ
ち変調して記録することは周知のとおりである。

このような変調方式として、代表的なものにはＭＦＭ（
Ｍｏｄｉｆｉｅｄ　Ｆｒｅｑｕｃｎｃｙ　Ｍｏｄｕｌａ
ｔｉｏｎ）、２．７ＲＬＬ（Ｒｕｎ　Ｌｅｎｇｔｈ　Ｌ
ｉｍ１ｔｅｄ　ｃｏｄｅ）、ＥＦＭ（Ｅｉｇｈｔ　ｔｏ
　Ｆｏｕｒ−ｔｅｅｎ　Ｍｏｄｕｌａｔｉｏｎ）等が挙
げられる。これらの変調方式により変調された信号は、
すべてデータビットとクロックビットとに本質的な区別
がなく、自らのデータによりクロックを生成するような
符号、すなわちセルフクロッキング信号である。これら
の符号は次の点で共通している。まず、変調後（チャネ
ルビット）は変調前のビット数より増加し、かつ、“ｌ
”が続くことがないようになされる。ｌ”と“１″との
間の“０”の個数はランレングス（ＲＬ：　Ｒｕｎ　Ｌ
ｅｎｇｔｈ）と呼ばれ、各ＲＬは例えば、 ＭＦＭ　　　　　・・・　１〜３ ２．７ＲＬＬ　　・・・　２〜７ ＥＦＭ　　　　　・・・　２〜１０（マージンビット２
ビツトのとき） である、このＲＬが長ずざると、クロック再生のための
Ｐ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）
回路の追従が困難になり、ＲＬが短いとビット間干渉が
大きくなる。

第１０図に、データ９Ａｈ　（ｈは１６進数を表わす）
をＭＦＭ方式で変調した場合の例を示す。

すなわち、１バイトのデータ“１００１１０１０″は、
同方式の法則に従い２バイトのチャネルビット“０１０
０１００１０１０００１００　”に変換される。

第１１図に、２．７ＲＬＬ方式の変換対応図を示し。

第１２図に同方式によるデータ９Ａｈの変調例を示す、
この例では、１バイトのデータ゛’　１００１１０１Ｏ
”は、第１１図の対応関係に従い２バイトのチャネルビ
ット“０１００００１０００１００１００　”に変換さ
れることが分かる。

このようなセルフクロッキング信号から元のデータを再
生する際、通常はＰＬＬ回路等を利用し、読出装置側で
クロックを生成するが、このクロックタイミングが何ら
かの影響（例えば、記録媒体上のきず）で−時的に狂っ
てしまい、それ以後のデータが１ないし数ビットずれた
タイミングて読出され続けるような状況に陥ることがあ
る。

この現象はビットスリップと呼ばれる。このような場合
、クロックタイミングが一時的に狂ってしまった部分（
ビットスリップ発生点）以降のデータは４データの区切
りがずれることにより、はぼすべてがエラー（ビットス
リップによるバーストエラー）になる。

従来、このバーストエラーをある程度の長さで止める手
法としては、再同期をかけるための特定パターン（すな
わちリシンクコード）を予め決められた位置に書込んで
おき、読出す際はこのリシンクコードが所定の位置にあ
るか否かを調べ、ない場合には、その前後数ビットの範
囲にリシンクコードがあればビットスリップと判断して
、当該リシンクコードの次のデータ以降は正しく読める
ようにするものが知られている。

このリシンクコードを使用したフォーマットには１日経
エレクトロニクス誌、　１９８７．１１．２（ｎｏ。

４３３）第７５．７６頁に記載のように、例えば、追記
型光ディスクのフォーマット案としてのｌ５Ｏ−ＤＩＳ
９１７１−１．　ｌ５Ｏ−ＤＩＳ　９１７１−２などが
ある。

第１３図に、２．７ＲＬＬ変調を行う追記型光ディスク
におけるデータフィールドの模式図を示す。同図におい
て、５ＹＮＣは３バイトの同期用データＤＯ〜Ｄ１０２
３は１０２４バイトのユーザデータ、　ＣＯＯ〜ＣＤＩ
　１はコントロールデータ、ＣＲＣは４バイトのユーザ
ＣＲＣデータ、ＰＯ２０〜Ｐ９．Ｉｓは１６０バイトの
パリティコート（リード・ソロモン符号（ＬＤＳ−Ｒ３
））　、　Ｒは２０バイト毎に１バイト入る１バイトの
リシンクコード（以下、単にリシンクということもある
）である、同図の縦方向が、ＬＤＣ−Ｒ３の１系統であ
り、インターリーブの深さがＩＯであるので、リシンク
を含まない１０バイト連続エラーは、各系列からみると
１バイトエラーとみなせる。

第１３図のりシンクフートＲは、”００１００００００
０１Ｏ口１００　”という構造をしており、これは２．
７ＲＬＬ変調の禁止コードである。

この構成によれば、隣接リシンク間てビットスリップが
発生しても次のリシンクで再同期がとれる。また、１系
列あたり８バイトのエラー訂正能力があるので、仮に１
リシンクにエラーがあり、かつ、ビットスリップを発生
したとしてもｌ系列あたり４バイトのエラーで済み訂正
可能である。

［発明が解決しようとする課題］ 上記従来技術では、ビットスリップ発生点から次のリシ
ンクコード間までのデータはバーストエラーとなっても
、これに対して何ら手当をしでおらず、また、する必要
性も低かった。しかし、このことは上記光ディスクに関
していえることであり、他の読取精度のより低い記録媒
体、例えば、光カートについて、あるいは悪条件での読
取が要求されるような場合については、上記ビットスリ
ップによるバーストエラーを元の状態に復元できれば、
好都合である。

したがって、本発明の目的は、セルフクロッキング信号
のビットスリップによるバーストエラーを低減して読取
精度を向上させることかできるバーストエラー訂正装置
を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために１本発明は、第１図に示すよ
うに。

所定間隔でリシンクコードを含むセルフクロッキング信
号を復調する前に、ビットスリップによるバーストエラ
ーな訂正する装置であって、上記セルフクロッキング信
号を直列に受けるシフトレジスタと。

該シフトレジスタの入口付近の一部の並列出力に応じて
上記セルフクロッキング信号に存在しない禁止パターン
を検出する検出手段と。

上記シフトレジスタおよび該シフトレジスタの後段へ与
えるクロックを個別に制御することにより、隣接リシン
クコード間の当該禁止パターン付近から次のリシンクコ
ードまでのデータを上記検出信号に応じた方向およびビ
ット数に従いシフトする制御手段とを備えた ことを特徴とするものである。

上記検出手段は、例えば、複数の異なる禁止パターンに
応じて異なる検出信号を発生し、上記制御手段は、その
−態様として、該異なる検出信号に応答して上記シフト
レジスタのビット出力を重複してまたは間引いて上記後
段に伝送する。

また、他の本発明は、 所定間隔でリシンクコードを含むセルフクロッキング信
号を復調する前に、ビットスリップによるバーストエラ
ーな訂正する装置であって、上記セルフクロッキング信
号を直列に受けるシフトレジスタと。

該シフトレジスタの入口付近の一部の並列出力に応じて
上記セルフクロッキング信号内の上記リシンクコードを
検出する検出手段と。

該検出手段の検出信号に応じてビットスリップの方向お
よびビット数を検出し、上記シフトレジスタおよび該シ
フトレジスタへ与えるクロックを個別に制御することに
より、上記ビットスリップが発生した隣接リシンクコー
ド間の後半のデータを上記ビットスリップの方向および
ビット数に従いシフトする制御手段とを備えた ことを特徴とするものである。

上記制御手段は、その−態様として、上記ビットスリッ
プの方向およびビット数に応じて上記シフトレジスタの
ビット出力を重複してまたは間引いて上記後段に伝送す
る。

さらに他の本発明は、 所定間隔でリシンクコードを含むセルフクロウキング信
号を復調する前に、ビットスリップによるバーストエラ
ーを訂正する装置であって、上記セルフクロッキング信
号を直列に受けるシフトレジスタと。

該シフトレジスタの入口付近の一部の並列出力に応じて
上記セルフクロッキング信号に存在しない禁止パターン
と上記リシンクコードとを検出する検出手段と、 上記リシンクコードの検出信号に応じて上記ビットスリ
ップの方向およびビット数を検出するとともに、上記シ
フトレジスタおよび該シフトレジスタの後段へ与えるク
ロックを個別に制御する制御手段とを備え、 該制御手段は、上記禁止パターンの検出の如何および当
該検出位置に応じて、隣接リシンクコード間の当該禁止
パターン付近から次のリシンクコードまでのデータを上
記検出信号に応じた方向およびビット数に従いシフトし
、または、上記シフトレジスタおよび上記後段のクロラ
フ制御により、上記ビットスリップが発生した隣接リシ
ンクコード間の後半のデータを上記ビットスリップの方
向およびビット数に従いシフトすることを特徴とするも
のである。

上記制御手段は、その−態様として、上記禁止パターン
が上記隣接リシンクコード間の前半または後半のデータ
のいずれに発生したかを検出し。

上記前半に発生した場合には上記禁止パターン検出に応
じたシフトは行わず、上記リシンクコード検出に応じた
シフトのみを行い、上記後半のデータに発生した場合に
は上記リシンクコード検出に応じたシフトは行わず、上
記禁止パターン検出に応じたシフトのみを行い、さらに
上記禁止パターンが検出されない場合には上記リシンク
コード検出に応したシフトを行う。

［作用］ 本発明において、ビットスリップによるバーストエラー
を修復するためには、そのビットスリップ発生点および
そのビットスリップ方向、さらにそのビット数が分かれ
ば、ビットスリップ発生点から次のリシンクコードまで
のデータを上記ビットスリップ方向と反対の方向に上記
ビット数だけシフトすることにより、元の状態に戻すこ
とが可能であることに着目した。

しかしながら、ビットスリップの発生位置を正確に検出
するのは、実際上、極めて困難である。

本発明では、そのために、次のような第１および！８２
の手法を提供する。

第１）、ビットスリップ発生点では、当該セルフクロッ
キング符号の禁止パターン（正常時には現われる筈のな
いパターン）が現われることが多いので、これを検出し
て、その検出位置付近をビットスリップ発生点とみなす
。

第２）、ビットスリップの発生時１強制的に、直前のリ
シンクコードから現リシンクコードまで（最初のリシン
クコードの場合、データの先頭からリシンクコードまで
）の間の中央付近をビットスリップ発生点とみなす。

上記第１の手法によれば、ビットスリップが隣接リシン
ク間のどの位置に発生しても対処できる利点がある。た
だし、ビットスリップ発生点に禁止パターンが必ず現わ
れる保証はなく、この場合、訂正は行われず、また、ビ
ットスリップによらずランダムエラーによっても禁止パ
ターンが発生するのでその場合には誤訂正を行ってしま
うという不都合がある。特に、ランダムエラーによる禁
止パターンが隣接リシンク間区間の初めの時点で生じた
場合には、誤訂正の被害が大きい。

この点、上記第２の手法では、ビットスリップ発生点を
検出することをせずビットスリップの発生方向およびそ
のビット数のみを検出するので、このような不都合はな
い、この第２の手法は実際のビットスリップ発生点が隣
接リシンクコード間の中央付近にある場合に最も有効で
あるか、中央より前時点でビットスリップが発生した場
合にはその時点から中央までのデータは補正されず、中
央より後時点にある場合には中央から当該後時点までの
データは正常であるにも関わらず、変更されてしまうと
いう不都合がある。ただし、最大バーストエラー長は隣
接リシンク間データの半分以上になることはないという
利点がある。この第２の手法において、ビットスリップ
の発生方向およびビット数の検出は、リシンクコードを
検出することにより、例えば、隣接リシンク間のビット
数を計数することにより実現することができる。

このように、上記第１および第２の手法は必ずしも最大
のバーストエラー訂正効果を発揮するものではないが、
平均的には、何の対処もしない従来例より効果があると
考えられる。

本発明においては、さらに望ましい手法として、上記第
１および第２の手法を折衷して両者の利点を取入れた第
３の手法も提供する。この第３の手法は、禁止パターン
が発生したか否か、発生したならばその発生点は隣接リ
シンク間区間の中央より前か後かによって、第１または
第２手法の好ましい方を選択するものである。すなわち
、禁止パターンが隣接リシンク間区間の中央より後で発
生した場合には、第１の手法を用い、上記区間の中央前
で発生した場合には第２の手法を用いる。これにより、
第１および第２のいずれの手法においても、その誤訂正
を最大ても上記区間内データの半分に抑えることかでき
る。すなわち、平均的にバーストエラー長が上記区間内
データの半分以下に安定する。

［実施例］ 以下、本発明の好適実施例について詳細に説明する。

〈実施例の構成〉 まず、ｉ２図に、本発明が適用される装置の一例を示す
。この例は、光メモリカードの読取装置であり、光メモ
リカード表面から記録データを検出するピックアップ手
段２と、この出力を増幅するプリアンプ回路３と、この
出力波形を整形する波形整形回路４と、この出力からク
ロックを取出すとともにデジタルデータな再生するクロ
ック再生回路５と、この出力データを復調する復調手段
７と、この復調出力のランダムエラーな検出訂正し、そ
の訂正出力を例えばメモリに供給するランダム系エラー
検出訂正手段８とからなる。本発明のバーストエラー訂
正回路６は、この実施例では、第２図の破線ブロック内
に示すように、クロック再生回路５と復調手段７との間
に挿入されるものである。

第３図に、第１図のシフトレジスタ６０の具体例を示す
。この例では、シフトレジスタ６０は直列接続された複
数のＤ型フリップフロップ（Ｆ／Ｆ　）からなる、シフ
トレジスタ６０の後段は、この例では、復調回路７であ
る。シフトレジスタ６０および後段７には、それぞれ第
１図の制御手段６５から個別に制御されるクロックＣ１
，Ｃ２が各クロック端子に印加される。シフトレジスタ
６０の前部６１を構成するＦ／Ｆの個数はリシンクコー
ドおよび禁止パターンの検出に必要なビット数に対応す
る数である。また、シフトレジスタ６０の後部６２のＦ
／Ｆの個数は、隣接リシンク間のデータのビット数以上
、場合によってはそのほぼ半分以上である。

制御手段６５は、特に図示しないが、後述する動作から
いわゆる当業者には、論理回路あるいはマイクロプロセ
ッサ等を用いて容易に構成することができよう。

第４図に、第１図の検出手段６６の具体例を示す、検出
手段６６は、シフトレジスタ６０の前部６１の並列出力
を受ける。ナンド（ＮＡＮＤ）ゲート６７は、予め定め
られたパターンのリシンクコードを検出するものであり
、その検出時にＲ８ＹＮＣを発生する。リシンクコード
は、この例では“１００００１″である。　ＮＡＮＤゲ
ート６８．６９は、夫々異なる禁止パターンを検出する
ものであり、検出時にＩＮ旧、ＩＮＨ２を発生する。こ
の例では、２．７８ＬＬ符号の禁止パターンとして、４
１１″および１０１”を挙げたがさらに他のパターンを
も検出するようにしてもよい。

〈実施例の作用〉 まず、前記第１の手法、すなわち禁止パターンの検出に
よるバーストエラー訂正ついて説明する。

第３図のシフトレジスタ６０および後段７へのクロック
Ｃ１，Ｃ２は、通常時、同一タイミングで発生している
。

第５図に示すようなビットスリップ発生のない元データ
において、図示のビットスリップ発生点で一１ビットス
リップが発生した場合、“１０１′″という２．７ＲＬ
Ｌ符号では存在しない禁止パターンが発生し、この禁止
パターンは第４図のＮＡＮＤゲート６９により検出され
る。制御手段６５はＨＡＮＤゲート６９の出力を受ける
と−ｌビットスリップと判断し、シフトレジスタ６０お
よび後段７へ与えるクロックＣＩ、Ｃ２を制御して、元
のデータを復元する。すなわち、第７図に示すように、
　ＮＡＮＤゲート６９が“　１０１′を検出した後、”
　　１０１″の“０”が後段７の直前に現われた時点ｔ
ｌのとき、クロックＣ２の１クロツクに対してクロック
ｃ１を発生しないことにより、シフトレジスタ６ｏのデ
ータ　（θ′°）を重複して後段７に転送する。

これにより、以降のデータは直前のリシンクコードに対
して１ビツト後方にシフトされたことになる。

逆に、第６図に示すようなビットスリップ発生のない元
データにおいて１図示のビットスリップ発生点で＋１ビ
ツトスリツプが発生した場合。

“１１”という２．７１ＬＬ符号では存在しない禁止パ
ターンが発生し、この禁止パターンは第４図のＭＡＮＤ
ゲート６８により検出される。制御手段６５はＮＡＮＤ
ゲート６９の出力を受けると＋１ビツトスリツプと判断
し、シフトレジスタ６０および後段７へ与えるクロック
Ｃ１，Ｃ２を制御して、元のデータを復元する。すなわ
ち、第８図に示すように、ＨＡＮＤゲート６８が“　１
１″を検出した後、４１０１”の“０”が後段７の直前
に現われた時点ｔ２のとき、クロックＣＩの１クロツク
に対してクロックＣ２を発生しないことにより、シフト
レジスタ６０のデータ　（“１”）を間引いて後段７に
転送する。これにより、以降のデータは直前のリシンク
コードに対して１ビツト前方にシフトされたことになる
。

次に、前記第２の手法について説明する。

制御手段６５は、第９図に示すフローチャートにしたが
って、隣接リシンク間のビット数を計数し、この最終計
数値と予め定まった所定数値との差を求める。この差の
符号は、ビットスリップ方向を示し、絶対値はビット数
を表わす、すなわち、第９図において、変数Ｚは計数値
を表わす変数であり、変数Ｓは計数結果としての符号付
ビット数を格納する変数である。また、Ａは、隣接リシ
ンク間データの正規のビット数である。

まず、初期状態として、変数Ｚは−Ａ、変数Ｓは０とし
ておく。ステップＳｌではＺ値が十方向限界値より大か
否かを検出する。この限界値は。

予め定めた。ビットスリップを救済する最大ビット数で
ある。このステップＳｌは、計数開始後、次に検出すべ
きリシンクコードをいつまでも検出できない場合の処理
用に設けたものである。ステップＳ２、Ｓ５．Ｓｌのル
ープで次のリシンクコードを検出するまでシフトレジス
タ６０を１ピツトずつシフトするとともに、変数Ｚをイ
ンクリメントしていく、ステップＳ２でリシンクコード
を検出したとき、ステップＳ３に進み、このときの計数
値Ｚを変数Ｓに格納する０次にステップＳ４で変数Ｚを
−Ａとして次の計数に備える。ステップＳｌでＺ値か十
方向限界値を越えたときには、ステップＳ６でＺ値をＺ
−Ａ、Ｓ値を０として処理を終る。

制御手段６５は、この変数Ｓの値がＯでないとき、かつ
、負の値の場合にはその絶対値が予め定めた限界値より
小さいとき、隣接リシンク間のデータの後ろ半分を変数
Ｓの値に従ってシフトする。すなわち、第３図のシフト
レジスタ６０の後部６２に隣接リシンク間のデータの後
ろ半分か残っており、かつ後段７の直前に差し掛かった
時点で第２段６２および第３段６３のクロックＣＩ。

Ｃ２を制御して、上記データの後ろ半分を変数Ｓの値に
応じて直前のリシンクに対してシフトする。このシフト
の方法は、第７図および第８図で説明したと同様に１行
える。このような事情から後部６２のＦ／Ｆの個数は隣
接リシンク間のデータビット数の少なくとも半分が必要
である。ただし、シフトするビット位置は厳格に隣接リ
シンク間の中央である必要はない、数ビットずれても１
データか犠牲になるにすぎないからである。

前記第３の手法では、制御手段６５は、禁止パターンの
発生した位置が隣接リシンク間のデータの前半であるか
後半であるかを判断し、後半である場合には第１の手法
を実行し、前半である場合には第２の手法を実行する。

また、禁止パターンを発見しない場合には、第２の手法
を実行する。

例えば、隣接リシンク間のデータがり。〜Ｄ１９の２０
バイトとしたとき、禁止パターンの検出がＤＩＧ以降の
場合には検出位置からＤＩＧまでのデータを禁止パター
ンに応じてシフトし、Ｄ９以前の場合、あるいは検出さ
れない場合にはＤＩＧからＤＩＧのデータを変数Ｓの値
に応じてシフトする。

なお、前記第１の手法において１例えば、第６図の例で
は、禁止パターン“１１゛は一２ビットスリップとも考
えられる。この場合１次のリシンクコードの検出前に訂
正は行わず、隣接リシンク間のデータビット数を計数後
、変数Ｓの値を参照すればいずれの場合かが判明するの
で、その後にシフトレジスタ６０および後段７の間で訂
正することができる。このような第１の手法において、
隣接リシンク間の前半で禁止パターンによるデータのシ
フトを行う場合には、後部６２のＦ／Ｆの個数は少なく
とも隣接リシンク間データのビット数分必要である。

なお、以上の実施例では、ハードウェアによるリアルタ
イム処理について説明したが、復調前のデジタルデータ
な一旦、メモリに取込んだ後、ソフトウェアにより、同
様のバーストエラー訂正を実行することもできる。

［発明の効果］ 本発明によれば、所定間隔でリシンクコードを含むセル
フクロッキング信号を復調する前のビットスリップによ
るバーストエラーな訂正することができるので、低精度
の装置においてもより高精度のデータ読取が実現でき、
また、すでに高精度の装置においては、誤り検出訂正用
の冗長データ数を低減することも可能になる。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は本発
明が適用される装置のブロック図、第３図は第１図のシ
フトレジスタの具体例を示す回路図、第４図は第１図の
検出手段の具体例を第３図のシフトレジスタの一部とと
もに示す回路図、第５図および第６図はそれぞれ正およ
び負のビットスリップの例を示す説明図、第７図および
第８図はそれぞれ第５図および第６図のビットスリップ
を訂正する動作を説明するための説明図、第９図はビッ
トスリップの方向およびビット数を求める処理のフロー
チャート、第１Ｏ図はＭＦＭ変調方式の説明図、第１１
図および第１２図は２．７　ＲＬＬ変調方式の説明図、
第１３図は従来の２．７　ＲＬＬ変調方式を採用した従
来例のデータフィールドの模式図である。 ６・・・バーストエラー訂正装置 ７・・・シフトレジスタの後段（復調手段）６０・・・
シフトレジスタ ６１・・・シフトレジスタの前部 ６２・・・シフトレジスタの後部 ６５・・・制御手段 ６６・・・検出手段 出願人　　株式会社　シーニスケイ 第　ｌ　図 第２図 ノ８ ６？ 第５図 （−１ビツトスリップ例） 元データ　　１００１００１００１００１００１００受
信データ　１００１０１００１００１００１００１ビツ
トスリツプ発生点 第６図 （＋１ヒツトスリップ例） 元データ　　１００１００１００１００１００１００受
信ｙ”−’）　　１００１００１１００１００１００１
０ビットスリップ発生点 第７図 （−スリップの訂正例） ０１０１０丁０ ００１０１丁１ １００１０丁０ ｔｌ−１００１０ｆＯ ｏｉｏｏｉ丁１ ０　０　１　０　０　ｆ　。 第８図 （＋スリツプの訂正例） ０　　１　　１００　　　ヨ゛　　０ ０　　０　　１　　１　　０　　Ｊ。 １００１１丁１ ｔ２・・・　０１００１ ００１００丁０ １０．０１０丁０ 第９図

Claims (6)

【特許請求の範囲】
1. （１）所定間隔でリシンクコードを含むセルフクロッキ
   ング信号を復調する前に、ビットスリップによるバース
   トエラーを訂正する装置であって、上記セルフクロッキ
   ング信号を直列に受けるシフトレジスタと、該シフトレ
   ジスタの入口付近の一部の並列出力に応じて上記セルフ
   クロッキング信号に存在しない禁止パターンを検出する
   検出手段と、上記シフトレジスタおよび該シフトレジス
   タの後段へ与えるクロックを個別に制御することにより
   、隣接リシンクコード間の当該禁止パターン付近から次
   のリシンクコードまでのデータを上記検出信号に応じた
   方向およびビット数に従いシフトする制御手段とを備え
   たことを特徴とするバーストエラー訂正装置。
2. （２）上記検出手段は、１個以上の異なる禁止パターン
   に応じて異なる検出信号を発生し、上記制御手段は、該
   異なる検出信号に応答して上記シフトレジスタのビット
   出力を重複してまたは間引いて上記後段に伝送する特許
   請求の範囲第１項記載のバーストエラー訂正装置。
3. （３）所定間隔でリシンクコードを含むセルフクロッキ
   ング信号を復調する前に、ビットスリップによるバース
   トエラーを訂正する装置であって、上記セルフクロッキ
   ング信号を直列に受けるシフトレジスタと、該シフトレ
   ジスタの入口付近の一部の並列出力に応じて上記セルフ
   クロッキング信号内の上記リシンクコードを検出する検
   出手段と、該検出手段の検出信号に応じてビットスリッ
   プの方向およびビット数を検出し、上記シフトレジスタ
   および該シフトレジスタの後段へ与えるクロックを個別
   に制御することにより、上記ビットスリップが発生した
   隣接リシンクコード間の後半のデータを上記ビットスリ
   ップの方向およびビット数に従いシフトする制御手段と
   を備えたことを特徴とするバーストエラー訂正装置。
4. （４）上記制御手段は、上記ビットスリップの方向およ
   びビット数に応じて上記シフトレジスタのビット出力を
   重複してまたは間引いて上記後段に伝送する特許請求の
   範囲第３項記載のバーストエラー訂正装置。
5. （５）所定間隔でリシンクコードを含むセルフクロッキ
   ング信号を復調する前に、ビットスリップによるバース
   トエラーを訂正する装置であって、上記セルフクロッキ
   ング信号を直列に受けるシフトレジスタと、該シフトレ
   ジスタの入口付近の一部の並列出力に応じて上記セルフ
   クロッキング信号に存在しない禁止パターンと上記リシ
   ンクコードとを検出する検出手段と、上記リシンクコー
   ドの検出信号に応じて上記ビットスリップの方向および
   ビット数を検出するとともに、上記シフトレジスタおよ
   び該シフトレジスタの後段へ与えるクロックを個別に制
   御する制御手段とを備え、該制御手段は、上記禁止パタ
   ーンの検出の如何および当該検出位置に応じて、隣接リ
   シンクコード間の当該禁止パターン付近から次のリシン
   クコードまでのデータを上記検出信号に応じた方向およ
   びビット数に従いシフトし、または、上記シフトレジス
   タおよび上記後段のクロック制御により、上記ビットス
   リップが発生した隣接リシンクコード間の後半のデータ
   を上記ビットスリップの方向およびビット数に従いシフ
   トすることを特徴とするバーストエラー訂正装置。
6. （６）上記制御手段は、上記禁止パターンが上記隣接リ
   シンクコード間の前半または後半のデータのいずれに発
   生したかを検出し、上記前半のデータに発生した場合に
   は上記禁止パターン検出に応じたシフトは行わず、上記
   リシンクコード検出に応じたシフトのみを行い、上記後
   半のデータに発生した場合には上記リシンクコード検出
   に応じたシフトは行わず、上記禁止パターン検出に応じ
   たシフトのみを行い、さらに上記禁止パターンが検出さ
   れない場合には上記リシンクコード検出に応じたシフト
   を行う特許請求の範囲第５項記載のバーストエラー訂正
   装置。