JPH01208841A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01208841A JPH01208841A JP63034441A JP3444188A JPH01208841A JP H01208841 A JPH01208841 A JP H01208841A JP 63034441 A JP63034441 A JP 63034441A JP 3444188 A JP3444188 A JP 3444188A JP H01208841 A JPH01208841 A JP H01208841A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000011159 matrix material Substances 0.000 claims abstract description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 210000004027 cell Anatomy 0.000 abstract description 32
- 210000000677 aggregate cell Anatomy 0.000 abstract description 13
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000007493 shaping process Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にマスタースライス
方式の半導体集積回路に関する。
方式の半導体集積回路に関する。
従来、この種のマスタースライス方式の半導体集積回路
は、第４図にその一例を示すように、半導体チップ１の
中央に論理回路セル８を行列状に配列して設け、論理回
路セル８を配置した行（又は列）の間にセル間配線領域
９を設け、半導体チップ１の周縁部に電源及び入出力信
号接続用パッド５を配列して設け、論理回路セル８とパ
ッド５との間の領域に入出力用ゲート６を配列して設け
ている。
は、第４図にその一例を示すように、半導体チップ１の
中央に論理回路セル８を行列状に配列して設け、論理回
路セル８を配置した行（又は列）の間にセル間配線領域
９を設け、半導体チップ１の周縁部に電源及び入出力信
号接続用パッド５を配列して設け、論理回路セル８とパ
ッド５との間の領域に入出力用ゲート６を配列して設け
ている。
上述した従来の半導体集積回路は、搭載されるセルの数
が増大するとともに、電気的特性の制約によりそれぞれ
のセルへの電圧印加のための電源配線を太くしなければ
ならないため、セル寸法がより大きくなる傾向があった
。これらは、電源パラドが半導体チップの周縁部に設け
られているためさらに助長される。
が増大するとともに、電気的特性の制約によりそれぞれ
のセルへの電圧印加のための電源配線を太くしなければ
ならないため、セル寸法がより大きくなる傾向があった
。これらは、電源パラドが半導体チップの周縁部に設け
られているためさらに助長される。
また、搭載される論理回路の規模が大きくなるにつれて
、それらを構成するセルの配置に関し。
、それらを構成するセルの配置に関し。
配置位置がより広い領域にわたってくるので、それらの
セル間配線長が益々増大して信号配線の形成用領域を広
く必要とし、当該信号配線の配線容量が増大し、更に、
微細化に伴ない配線抵抗が増大し、遅延時間特性が劣化
するという欠点があった。
セル間配線長が益々増大して信号配線の形成用領域を広
く必要とし、当該信号配線の配線容量が増大し、更に、
微細化に伴ない配線抵抗が増大し、遅延時間特性が劣化
するという欠点があった。
本発明の目的は、半導体チップ内の信号配線長を実効的
に短縮し、論理回路セルの寸法を縮減して搭載ゲート数
を増加し、且つ、電源配線の短縮を可能とする半導体集
積回路を提供することにある。
に短縮し、論理回路セルの寸法を縮減して搭載ゲート数
を増加し、且つ、電源配線の短縮を可能とする半導体集
積回路を提供することにある。
本発明の半導体集積回路は、半導体チップの一主面に格
子状に設けた主幹電源バスと、前記主幹電源バスにより
区画し行列状に配置した論理回路形成領域と、前記論理
回路形成領域の中央部に設けて論理回路形成用のトラン
ジスタ及び抵抗を配置した集合セル領域と、前記論理回
路形成領域の前記集合セル領域外周に設けた前記集合セ
ル領域間の信号接続用配線領域と、前記半導体チップの
周縁部に配置して設けた電源及び入出力信号接続用パッ
ドと、前記パッドの内周の前記主幹電源バスに隣接して
設けた入出力用ゲートと、前記主幹電源バス上に散在さ
せて設けた電源用パッドとを有するように構成される。
子状に設けた主幹電源バスと、前記主幹電源バスにより
区画し行列状に配置した論理回路形成領域と、前記論理
回路形成領域の中央部に設けて論理回路形成用のトラン
ジスタ及び抵抗を配置した集合セル領域と、前記論理回
路形成領域の前記集合セル領域外周に設けた前記集合セ
ル領域間の信号接続用配線領域と、前記半導体チップの
周縁部に配置して設けた電源及び入出力信号接続用パッ
ドと、前記パッドの内周の前記主幹電源バスに隣接して
設けた入出力用ゲートと、前記主幹電源バス上に散在さ
せて設けた電源用パッドとを有するように構成される。
〔実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の回路配置を示す半導体
チップの平面図である。
チップの平面図である。
第１図に示すように、半導体チップ１の一主面に格子状
に配置した主幹電源バス２を設け、主幹電源バス２によ
り行列状に区画された論理回路形成領域を設け、前記論
理回路形成領域の中央部に論理回路形成用のトランジス
タ及び抵抗を配置した集合セル領域３を形成し、前記論
理回路形成領域の集合セル領域３の外周に他の集合セル
領域３との相互間の信号接続用配線領域４を形成する。
に配置した主幹電源バス２を設け、主幹電源バス２によ
り行列状に区画された論理回路形成領域を設け、前記論
理回路形成領域の中央部に論理回路形成用のトランジス
タ及び抵抗を配置した集合セル領域３を形成し、前記論
理回路形成領域の集合セル領域３の外周に他の集合セル
領域３との相互間の信号接続用配線領域４を形成する。
半導体チップ１の周縁部に電源及び入出力信号接続用パ
ッド５を配列して設け、パッド５の内周の主幹電源バス
２に隣接して入出力用ゲート６を配列して設け、主幹電
源バス２の交点に電源用パッド７を設ける。ここで、入
出力用ゲート６は外部回路駆動用として電流容量の大き
なトランジスタ及び抵抗により構成するのが一般的であ
る。また。
ッド５を配列して設け、パッド５の内周の主幹電源バス
２に隣接して入出力用ゲート６を配列して設け、主幹電
源バス２の交点に電源用パッド７を設ける。ここで、入
出力用ゲート６は外部回路駆動用として電流容量の大き
なトランジスタ及び抵抗により構成するのが一般的であ
る。また。
第１図では、主幹電源バス２が１系統の場合を示してい
るが、２電源を使用する場合には主幹電源バス２は２系
統に分割される。
るが、２電源を使用する場合には主幹電源バス２は２系
統に分割される。
第２図は第１図の論理回路形成領域の詳細な回路配置を
示す一部切欠平面図である。
示す一部切欠平面図である。
第２図に示すように、主幹電源バス２により区画された
前記論理回路形成領域内に、論理回路セル８を例えば１
８個Ｘ方向に配列したものをＹ方向に１９行配列し、各
行間にセル間配線領域９を設けた集合セル領域３と、集
合セル領域３の外周に設けた信号接続用配線領域４と、
主幹電源バス２に接続した支枠電源バス１０を９列配列
して設けている。更に、前記論理回路形成領域を取囲む
主幹電源バス２の交点に電源パッド７を設ける。
前記論理回路形成領域内に、論理回路セル８を例えば１
８個Ｘ方向に配列したものをＹ方向に１９行配列し、各
行間にセル間配線領域９を設けた集合セル領域３と、集
合セル領域３の外周に設けた信号接続用配線領域４と、
主幹電源バス２に接続した支枠電源バス１０を９列配列
して設けている。更に、前記論理回路形成領域を取囲む
主幹電源バス２の交点に電源パッド７を設ける。
こ−こで、を源パッド７は必ずしも主幹電源バス２の交
点に設ける必要はなく、交点以外の主幹電源バス２の上
に適宜散在させて設けることができる。
点に設ける必要はなく、交点以外の主幹電源バス２の上
に適宜散在させて設けることができる。
ここで、支枠電源パス１０の所要幅は、集合セル領域３
に供給する電流のみを青酸し、それらの電圧降下、ノイ
ズマージン等から決定されるものであり、他の集合セル
領域への供給電流を考慮する必要はない。このため、内
部領域を主幹電源バスにて分割しない従来方式に比べて
、支枠電源バスの所要幅は大幅に縮小される。このこと
は結果的に、セル面ｆＪｔを縮小化することになり高集
積に寄与するだけでなく、セル間距離が短くなることに
より集合セル領域３内の信号配線長が短縮され。
に供給する電流のみを青酸し、それらの電圧降下、ノイ
ズマージン等から決定されるものであり、他の集合セル
領域への供給電流を考慮する必要はない。このため、内
部領域を主幹電源バスにて分割しない従来方式に比べて
、支枠電源バスの所要幅は大幅に縮小される。このこと
は結果的に、セル面ｆＪｔを縮小化することになり高集
積に寄与するだけでなく、セル間距離が短くなることに
より集合セル領域３内の信号配線長が短縮され。
信号配線伝搬遅延時間特性？向上させることができる。
第３図は本発明の第２の実施例の回路配置を示す半導体
チップの平面図である。
チップの平面図である。
第３図に示すように、半導体チッグエの一主面に設けた
２系統の主幹電源バス１１．１２ の組合せにより４
分割されて区画された論理回路形成領域を設け、それぞ
れの前記論理回路形成領域の中央部に集合セル領域３を
設け、前記論理回路形成領域の集合セル領域３の外周に
信号接続用配線領域４を形成する。主幹電源バス１１．
１２ のそれぞれの上に電源パッド７を散在させて設
け、供給電流の分散化を図りている。ここで、４分割さ
れた各集合セル領域３には第１の実施例と同様に支枠電
源パス（図示せず）を設けて電流の分散化を図っている
。
２系統の主幹電源バス１１．１２ の組合せにより４
分割されて区画された論理回路形成領域を設け、それぞ
れの前記論理回路形成領域の中央部に集合セル領域３を
設け、前記論理回路形成領域の集合セル領域３の外周に
信号接続用配線領域４を形成する。主幹電源バス１１．
１２ のそれぞれの上に電源パッド７を散在させて設
け、供給電流の分散化を図りている。ここで、４分割さ
れた各集合セル領域３には第１の実施例と同様に支枠電
源パス（図示せず）を設けて電流の分散化を図っている
。
以上説明したように本発明は、半導体チップ上の周縁部
に形成した電源及び入出力信号接続用パッド並びに出力
用ゲート素子以外の領域に、格子状に設けた主幹電源バ
スにより複数の行９列に区画した論理回路形成領域を設
け、その各々に論理回路の形成に充分なだけのトランジ
スタと抵抗群を有する集合セル領域と、集合セル領域の
外周に信号接続用配線領域を設け、且つ主幹電源バスの
上に電源パッドを設けることにより、次の様な効果を得
ることができる。
に形成した電源及び入出力信号接続用パッド並びに出力
用ゲート素子以外の領域に、格子状に設けた主幹電源バ
スにより複数の行９列に区画した論理回路形成領域を設
け、その各々に論理回路の形成に充分なだけのトランジ
スタと抵抗群を有する集合セル領域と、集合セル領域の
外周に信号接続用配線領域を設け、且つ主幹電源バスの
上に電源パッドを設けることにより、次の様な効果を得
ることができる。
第１点は、等価ゲート数が数千ゲートから致方ゲートと
大規模なＬＳＩを見てみると、いずれも数個から数十の
機能ブロックにより形成されていることが多い。しかも
各機能ブロックは、論理構成上の特色を持つている。例
えば、７リツグ７０ツブを多用している回路、或いは排
他論理を多用している回路、或いは単純なゲートのみの
構成回路、等である。本発明では機能ブロック単位で集
合セル領域を形成し、レイアウト上も半導体チップ全域
に分散することなく、集合セル領域という１つの単位領
域に集中させることにより、機能ブロック内の信号配線
を集合セル領域内にて閉じ。
大規模なＬＳＩを見てみると、いずれも数個から数十の
機能ブロックにより形成されていることが多い。しかも
各機能ブロックは、論理構成上の特色を持つている。例
えば、７リツグ７０ツブを多用している回路、或いは排
他論理を多用している回路、或いは単純なゲートのみの
構成回路、等である。本発明では機能ブロック単位で集
合セル領域を形成し、レイアウト上も半導体チップ全域
に分散することなく、集合セル領域という１つの単位領
域に集中させることにより、機能ブロック内の信号配線
を集合セル領域内にて閉じ。
その配線長を従来方式に比べて短くすることができるた
め、信号配線の配線容量、配線抵抗に伴なう信号伝搬遅
延時間（ｔｐｄ）特性の向上が可能となる。
め、信号配線の配線容量、配線抵抗に伴なう信号伝搬遅
延時間（ｔｐｄ）特性の向上が可能となる。
第２点は、集合セル領域内に供給を必要とする電流は、
集合セル領域を取り囲む主幹電源バスから供給されるた
め、集合セル領域内の支枠電源パスは、当該集合セル領
域内に供給される電流のみと考慮してその必要幅が決定
でき、微細配線が可能となる。更に、主幹電源バス上に
設けた電源パッドにより電源配線を最短にすることが可
能で、電圧降下及びノイズ対策上、極めて有利となる。
集合セル領域を取り囲む主幹電源バスから供給されるた
め、集合セル領域内の支枠電源パスは、当該集合セル領
域内に供給される電流のみと考慮してその必要幅が決定
でき、微細配線が可能となる。更に、主幹電源バス上に
設けた電源パッドにより電源配線を最短にすることが可
能で、電圧降下及びノイズ対策上、極めて有利となる。
従って、集合セル領域単位で電源系設計が可能となる。
このことは、従来、支枠電源バスであってもチップ全域
にわたる電圧降下等を考慮した設計を必要としていた為
に、その所要幅は、搭載回路数の増大、チップ寸法の増
大とともにより広く設計する必要があったが、本発明は
区分された集合セル領域を単位として、当該集合セル領
域内のみの電圧降下等を考慮すれば良いため、その所要
幅分縮小することが可能となり、その分だけ集合セル領
域内に収納できるセル数を増加できる。また、セルサイ
ズの縮小化に伴なって、信号配線長が短縮され、信号伝
搬遅延時間（ｔ、ｄ）特性が向上できる。
にわたる電圧降下等を考慮した設計を必要としていた為
に、その所要幅は、搭載回路数の増大、チップ寸法の増
大とともにより広く設計する必要があったが、本発明は
区分された集合セル領域を単位として、当該集合セル領
域内のみの電圧降下等を考慮すれば良いため、その所要
幅分縮小することが可能となり、その分だけ集合セル領
域内に収納できるセル数を増加できる。また、セルサイ
ズの縮小化に伴なって、信号配線長が短縮され、信号伝
搬遅延時間（ｔ、ｄ）特性が向上できる。
第１図は本発明の第１の実施例の回路配置を示す半導体
チップの平面図、第２図は第１図の論理回路形成領域の
詳細な回路配置を示す一部切欠平面図、第３図は本発明
の第２の実施例の回路配置を示す半導体チップの平面図
、第４図は従来の半導体集積回路の一例を示す半導体チ
ップの平面図である。 １・・・・・・半導体チップ％ ２・・・・・・主幹電
源バス、３・・・・・・集合セル領域、４・・・・・・
信号接続用配線領域、５・・・・・・パッド、６・・・
・・・入出力用ゲート、７・・・・・・電源パッド、８
・・・・・・論理回路セル、９・・・・・・セル間配線
領域、１０・・・・・・支枠電源バス、 １１．１２
・・・・・・主幹電源バス。 代理人 弁理士 内 原 晋 ３某合七ル領域 δ市缶Ｗ回ｆ＆七ル
チップの平面図、第２図は第１図の論理回路形成領域の
詳細な回路配置を示す一部切欠平面図、第３図は本発明
の第２の実施例の回路配置を示す半導体チップの平面図
、第４図は従来の半導体集積回路の一例を示す半導体チ
ップの平面図である。 １・・・・・・半導体チップ％ ２・・・・・・主幹電
源バス、３・・・・・・集合セル領域、４・・・・・・
信号接続用配線領域、５・・・・・・パッド、６・・・
・・・入出力用ゲート、７・・・・・・電源パッド、８
・・・・・・論理回路セル、９・・・・・・セル間配線
領域、１０・・・・・・支枠電源バス、 １１．１２
・・・・・・主幹電源バス。 代理人 弁理士 内 原 晋 ３某合七ル領域 δ市缶Ｗ回ｆ＆七ル
Claims (1)
- 半導体チップの一主面に格子状に設けた主幹電源バス
と、前記主幹電源バスにより区画し行列状に配置した論
理回路形成領域と、前記論理回路形成領域の中央部に設
けて論理回路形成用のトランジスタ及び抵抗を配置した
集合セル領域と、前記論理回路形成領域の前記集合セル
領域外周に設けた前記集合セル領域間の信号接続用配線
領域と、前記半導体チップの周縁部に配置して設けた電
源及び入出力信号接続用パッドと、前記パッドの内周の
前記主幹電源バスに隣接して設けた入出力用ゲートと、
前記主幹電源バス上に散在させて設けた電源用パッドと
を有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034441A JP2652948B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034441A JP2652948B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01208841A true JPH01208841A (ja) | 1989-08-22 |
| JP2652948B2 JP2652948B2 (ja) | 1997-09-10 |
Family
ID=12414321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63034441A Expired - Lifetime JP2652948B2 (ja) | 1988-02-16 | 1988-02-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2652948B2 (ja) |
-
1988
- 1988-02-16 JP JP63034441A patent/JP2652948B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2652948B2 (ja) | 1997-09-10 |
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