JPS59132144A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS59132144A JPS59132144A JP58005907A JP590783A JPS59132144A JP S59132144 A JPS59132144 A JP S59132144A JP 58005907 A JP58005907 A JP 58005907A JP 590783 A JP590783 A JP 590783A JP S59132144 A JPS59132144 A JP S59132144A
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- JP
- Japan
- Prior art keywords
- variable length
- cell
- integrated circuit
- cells
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/10—Integrated device layouts
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、大規模集積回路（ＬＳＩ（ＬａｒｇｅＢＱａ
’１６ 工ｎｔｅｇｒａｔｉｏｎ ）） 、超大規模集
積回路〔ＶＬＥＩ工（ｖＢ１ｒ７ Ｌａｒｇｅ ５ｃａ
ｌｅ 工ｎｔｅｇｒａｔ、１ｏｎ）〕などの半導体集積
回路装置の製造方法の改良に関するものである。
’１６ 工ｎｔｅｇｒａｔｉｏｎ ）） 、超大規模集
積回路〔ＶＬＥＩ工（ｖＢ１ｒ７ Ｌａｒｇｅ ５ｃａ
ｌｅ 工ｎｔｅｇｒａｔ、１ｏｎ）〕などの半導体集積
回路装置の製造方法の改良に関するものである。
複数個の半導体素子からなる基本セルを半導体基板上に
配置することによって構成袋れる半導体集積回路装置は
、近来、その需要が向上する一途にある。この需要に応
するために、または、需を者の要望に応するために、マ
スクスライス方式の採用が一般化されてき瓦。マスクス
ライス方式を採用する半導体集積回路装置は、そのパタ
ーン設計を自動設計システム（ｎｅｓｉｇｎ Ａｕｔｏ
ｍａｔｔｏｎ ）によって行なっている。これは、論理
設計規則によって基本セル？半導体基板に配置するため
の配置工稈と、七りらの基本セル間ケ接続するための配
線工程とからなっている。さらに、配置工程は、却に論
理設計規則によって基本セルを配置する初期配置工程と
、そのより最適化全図るための配、置改善工程からなっ
ている。これらに関する詳細な資料ケル下に記する。
配置することによって構成袋れる半導体集積回路装置は
、近来、その需要が向上する一途にある。この需要に応
するために、または、需を者の要望に応するために、マ
スクスライス方式の採用が一般化されてき瓦。マスクス
ライス方式を採用する半導体集積回路装置は、そのパタ
ーン設計を自動設計システム（ｎｅｓｉｇｎ Ａｕｔｏ
ｍａｔｔｏｎ ）によって行なっている。これは、論理
設計規則によって基本セル？半導体基板に配置するため
の配置工稈と、七りらの基本セル間ケ接続するための配
線工程とからなっている。さらに、配置工程は、却に論
理設計規則によって基本セルを配置する初期配置工程と
、そのより最適化全図るための配、置改善工程からなっ
ている。これらに関する詳細な資料ケル下に記する。
０ 後藤敏氏 「ＡＴＷＯＤｉｍ６ｎ＋ｑｌｏｎａｌ
Ｐ’ｌａ −ｃｅｍｅｎｔ Ａｌｇｒｉｔｈｍ ｆｏｒ
ＭａｓｔｅｒｓｌｉｃｅＬＳＩＪ 。
Ｐ’ｌａ −ｃｅｍｅｎｔ Ａｌｇｒｉｔｈｍ ｆｏｒ
ＭａｓｔｅｒｓｌｉｃｅＬＳＩＪ 。
ＯＭ、フ゛ルーア′ＩａＩ「ディジタル計算機の自動設
計」 産業図書 前記配置改善工程においては、すべての基本セル面積が
同一であれば、最適化のために所定の基本セル相互全交
換し、て配置することが可能であ、った。基本セル面積
がすべて同一である半導体集積回路装置は、前記のよう
に、配置改善工程よって基本セルの配置形態の制限が少
ないという利点があった。
計」 産業図書 前記配置改善工程においては、すべての基本セル面積が
同一であれば、最適化のために所定の基本セル相互全交
換し、て配置することが可能であ、った。基本セル面積
がすべて同一である半導体集積回路装置は、前記のよう
に、配置改善工程よって基本セルの配置形態の制限が少
ないという利点があった。
しかしながら、大きな機能會有する論理回路全構成する
場合は、前記同一面積の基本セルケ複数組合せて構成し
なくてはならず、そわらの接続のための配線が複雑にな
るとともに、その配線の占有面積によって半導体集積回
路装置の集積度を低減してしまうという欠点があった。
場合は、前記同一面積の基本セルケ複数組合せて構成し
なくてはならず、そわらの接続のための配線が複雑にな
るとともに、その配線の占有面積によって半導体集積回
路装置の集積度を低減してしまうという欠点があった。
このために、それぞわの論理機能に応じて基本セル面積
が異なっている可変長セルが用いられるようになってき
た。しかしながら、可変長セルからなる半導体集積回路
装＠は、前記配置改善工程において同一面積である可変
長セルでなければ配置交換をすることができなかった。
が異なっている可変長セルが用いられるようになってき
た。しかしながら、可変長セルからなる半導体集積回路
装＠は、前記配置改善工程において同一面積である可変
長セルでなければ配置交換をすることができなかった。
従って、配置改善工程による充分な最適化を図ることが
できず、可変長セルの配置形態に制限を生じ、可変長セ
ル間を接続する友めの配線が検雑になってしまうという
欠点があった。
できず、可変長セルの配置形態に制限を生じ、可変長セ
ル間を接続する友めの配線が検雑になってしまうという
欠点があった。
従って、本発明の目的は、半導体基板上に配置する可変
長セルの配置形態の制限を緩和し、可変長セル間の配線
を容易にすることができる半導体集積回路装置の製造方
法を提供することにある。
長セルの配置形態の制限を緩和し、可変長セル間の配線
を容易にすることができる半導体集積回路装置の製造方
法を提供することにある。
以下、一実施例とともに、本発明の詳細な説明する。
なお、全図において、同様の機能を有するものけ同一符
号を付け、そのくり返しの説明は省略する。
号を付け、そのくり返しの説明は省略する。
第１図は、本発明に係わるものであり、半導体集積回路
装置の概略図を示すものである。
装置の概略図を示すものである。
第１図において、１は半導体基板２によって構成された
半導体集積回路装置であシ、論理機能などを備えるよう
になっている。３は半導体基板２の中央部分に複数個配
置されに可変長セルであシ、それぞねが所定の論理機能
を有し、その論理機能に応じて可変長セル面積が異なる
ようになっている。複数の可変長セル３は横方向に隣接
して配置−１傾数のセル列を構成し２、複数のセル列が
縦方向にそれぞれ配線領域を介して行状に配置琢れるよ
うになっている。これによって、論理機能などの集積回
路を構成するようになっている。４は半導体基板２の周
辺部に設けられた外部端子（ポンディングパッド）であ
り、半導体集積回路装置１の前記集私回路へ外部からの
信号を授受する、または、その逆の動作をするためのも
のである。５け外部端子４の周辺部で外部端子４と前Ｗ
ｅ集積回路間に設けられたバッファ回路であり、外部端
子４から集積回路への信号レベルの制御、または、その
逆の動作をするためのものであろう第２図および第３図
は、本発明に係わるものであシ、−例の可変長セルの要
部概要図を示すものである。なお、本実施例においては
、０ＭＯ８（Ｏｏｍｐ１ｅｍｅｎｔａｒ７ Ｍｅｔａｌ
０Ｘｉｄｅ ｓｅ’ｍｔｃｏｎａ −ｕｃｔｏｒ
）からなる可変長セルを用いて説明する。
半導体集積回路装置であシ、論理機能などを備えるよう
になっている。３は半導体基板２の中央部分に複数個配
置されに可変長セルであシ、それぞねが所定の論理機能
を有し、その論理機能に応じて可変長セル面積が異なる
ようになっている。複数の可変長セル３は横方向に隣接
して配置−１傾数のセル列を構成し２、複数のセル列が
縦方向にそれぞれ配線領域を介して行状に配置琢れるよ
うになっている。これによって、論理機能などの集積回
路を構成するようになっている。４は半導体基板２の周
辺部に設けられた外部端子（ポンディングパッド）であ
り、半導体集積回路装置１の前記集私回路へ外部からの
信号を授受する、または、その逆の動作をするためのも
のである。５け外部端子４の周辺部で外部端子４と前Ｗ
ｅ集積回路間に設けられたバッファ回路であり、外部端
子４から集積回路への信号レベルの制御、または、その
逆の動作をするためのものであろう第２図および第３図
は、本発明に係わるものであシ、−例の可変長セルの要
部概要図を示すものである。なお、本実施例においては
、０ＭＯ８（Ｏｏｍｐ１ｅｍｅｎｔａｒ７ Ｍｅｔａｌ
０Ｘｉｄｅ ｓｅ’ｍｔｃｏｎａ −ｕｃｔｏｒ
）からなる可変長セルを用いて説明する。
第２図において、３Ａは半導体集積回路装置１に設ける
最小面積の可変長セル（以下、基本可変長セルという）
であシ、この場合においては３人力ＮＡＮＤ回路を構成
するようになっている。６は基本可変長セル３Ａの上部
にある半導体基板ｌの一部であるｎ型部である。７け基
本可変長セル３Ａの下部にある半導体基板ｌに設けられ
ｙｃｐ型部（ｐ −Ｗｅｌｌ ）である。８Ａ 、８Ｂ
ｂよび８Ｃは基本可変長セル３Ａのｎ５３部６とｐ型部
７上部に設けられたゲート１電極であり、多結晶シリコ
ンからなり導電性を有するようになっている。９けゲ−
ト電極８Ａ、８Ｂ、８０の両側部のｎ型部６に設けられ
、たｐ＋型の半導体領域であシ、導電性を有するように
なっている。ＩＯはゲート電８ｉｉ８Ａ。
最小面積の可変長セル（以下、基本可変長セルという）
であシ、この場合においては３人力ＮＡＮＤ回路を構成
するようになっている。６は基本可変長セル３Ａの上部
にある半導体基板ｌの一部であるｎ型部である。７け基
本可変長セル３Ａの下部にある半導体基板ｌに設けられ
ｙｃｐ型部（ｐ −Ｗｅｌｌ ）である。８Ａ 、８Ｂ
ｂよび８Ｃは基本可変長セル３Ａのｎ５３部６とｐ型部
７上部に設けられたゲート１電極であり、多結晶シリコ
ンからなり導電性を有するようになっている。９けゲ−
ト電極８Ａ、８Ｂ、８０の両側部のｎ型部６に設けられ
、たｐ＋型の半導体領域であシ、導電性を有するように
なっている。ＩＯはゲート電８ｉｉ８Ａ。
８Ｂ 、８ａの両側部のＲ型部７に設けられ７’Ｃｎ
＋型の半導体領域であム導電性を有するようになってい
る。前記ゲート電ｆｔｊｓＡ、ｓＢ、８０Ｆｉ、それに
電圧を印加することによって、ゲート電極８Ａ、ｇＢ、
８０下部のゲート絶縁膜（図示していない）を介し＊ｎ
Ｗ部６．ｐ型部７表面近傍に反転層（チャンネル領域）
を形成し５、ゲート電極ｓＡ、ＢＢ、Ｂｃ両側部の半導
体領域９，１Ｇ間を導通するようになっている。１１は
ケート電極８Ａ、＋３Ｅ、８ＱにコンタクトホールｃＩ
によって接続され漬ようになっている配線であシ、ゲー
ト電極８Ａ、８Ｂ、８Ｇに電圧を印加するためのもので
ある。１２は基本可変長セル３Ａ上の所定部に設けられ
たＶ。。配線であシ、動作電圧Ｖ。０を印加するための
ものである。ｖｏａ配線１２′は、所定の半導体領域９
とコンタクトホールｃ２によって接続されるようになっ
ている。１３は基本可変長セル３Ａ上の他の所定部に設
けられｆｃＧ Ｎ Ｄ配線であシ、接地電位が印加これ
るようになっている。ＧＮＤ配線１３は、所定の半導体
領域１０とコンタクトホールｃ２によって接続されるよ
うになっている。１４はゲート電極８Ａの中央部とコン
タクトホールＣ１によって接続されるようになっている
配線で６Ｄ、他の可変長セル（図示していない）からの
信号をゲート電極８Ａに伝達するためのものである。１
５は所定の半導体領域９と所定の半導体領域１０をコン
タクトホールｃ２によって接続されるようになっている
配線であシ、配線ｔ５Ａによって他の可変長セルに基本
可変長セル３Ａからの信号を伝達するためのものである
。
＋型の半導体領域であム導電性を有するようになってい
る。前記ゲート電ｆｔｊｓＡ、ｓＢ、８０Ｆｉ、それに
電圧を印加することによって、ゲート電極８Ａ、ｇＢ、
８０下部のゲート絶縁膜（図示していない）を介し＊ｎ
Ｗ部６．ｐ型部７表面近傍に反転層（チャンネル領域）
を形成し５、ゲート電極ｓＡ、ＢＢ、Ｂｃ両側部の半導
体領域９，１Ｇ間を導通するようになっている。１１は
ケート電極８Ａ、＋３Ｅ、８ＱにコンタクトホールｃＩ
によって接続され漬ようになっている配線であシ、ゲー
ト電極８Ａ、８Ｂ、８Ｇに電圧を印加するためのもので
ある。１２は基本可変長セル３Ａ上の所定部に設けられ
たＶ。。配線であシ、動作電圧Ｖ。０を印加するための
ものである。ｖｏａ配線１２′は、所定の半導体領域９
とコンタクトホールｃ２によって接続されるようになっ
ている。１３は基本可変長セル３Ａ上の他の所定部に設
けられｆｃＧ Ｎ Ｄ配線であシ、接地電位が印加これ
るようになっている。ＧＮＤ配線１３は、所定の半導体
領域１０とコンタクトホールｃ２によって接続されるよ
うになっている。１４はゲート電極８Ａの中央部とコン
タクトホールＣ１によって接続されるようになっている
配線で６Ｄ、他の可変長セル（図示していない）からの
信号をゲート電極８Ａに伝達するためのものである。１
５は所定の半導体領域９と所定の半導体領域１０をコン
タクトホールｃ２によって接続されるようになっている
配線であシ、配線ｔ５Ａによって他の可変長セルに基本
可変長セル３Ａからの信号を伝達するためのものである
。
第３図において、３Ｂは半導体集積回路装＠ｉに設ける
一例の可変長セルであシ、この可変長セル３Ｂは２人力
ＥＸＮＯＲ回路を構成するようになって−る。前記基本
可変長セル３Ａ以外の可変長セルの面積は、すべて基本
可変長セル３Ａ面積の整数倍の面積になっておシ、この
可変長セル３Ｂは基本可変長セル３Ａの２倍の面積にな
らている。
一例の可変長セルであシ、この可変長セル３Ｂは２人力
ＥＸＮＯＲ回路を構成するようになって−る。前記基本
可変長セル３Ａ以外の可変長セルの面積は、すべて基本
可変長セル３Ａ面積の整数倍の面積になっておシ、この
可変長セル３Ｂは基本可変長セル３Ａの２倍の面積にな
らている。
８Ｄ〜８工はゲート電極である。１６はゲート電極８に
、８ＨとコンタクトホールｃＩによって接続されるよう
になっている配線であり、ゲート電極８Ｅ、８Ｂ間を接
続するためのものである。１７はゲート電！８Ｆ、８工
とコンタクトホールＯ。
、８ＨとコンタクトホールｃＩによって接続されるよう
になっている配線であり、ゲート電極８Ｅ、８Ｂ間を接
続するためのものである。１７はゲート電！８Ｆ、８工
とコンタクトホールＯ。
によって接続はれるようになっている配線であり、ケー
ト電極８Ｆ、８工間を接続するためのものである。１８
け庖定の半導体領域９．１０とコンタクトホールＣ２に
よって、かつ、ゲート電極８Ｇの中央部とコンタクトホ
ールｃＩによって接続略わるようになっている配線であ
シ、それらを接続するためのものである。１９は所定の
半導体領域１０とコンタクトホール０２によって接続さ
れるようになっている配線であり、それらの半導体頭載
ｌＯ間を接続するためのものである。
ト電極８Ｆ、８工間を接続するためのものである。１８
け庖定の半導体領域９．１０とコンタクトホールＣ２に
よって、かつ、ゲート電極８Ｇの中央部とコンタクトホ
ールｃＩによって接続略わるようになっている配線であ
シ、それらを接続するためのものである。１９は所定の
半導体領域１０とコンタクトホール０２によって接続さ
れるようになっている配線であり、それらの半導体頭載
ｌＯ間を接続するためのものである。
次に、本発明の一実施例の製造方法を説明する。
第４図〜第６図は、本発明の一実施例の製造方法を説明
するための各製造工程における半導体集積回路装置の要
部概略図である。
するための各製造工程における半導体集積回路装置の要
部概略図である。
第４図の製造工程に示すように、論理設計規則によって
可変長セルの初期配置工程を施す。この初期配置工程に
よって、セル列２０の所定の位置に可変長セル３Ｂが配
置され、セル列２１の所定の位置にセル面積の異なる可
変長セル３Ａが配置される。可変長セル３Ａの出力信号
は端子２２に入力さぜる要望があシ、可変変長セル３Ｂ
の出力信号は端子２３に入力させる要望がある。この端
子２２、−２３は、例えば他の可変長セルへの入力のた
めの端子、または、外部端子へ接続される端子と考えて
よい。前記要望によｐ予測をれる配線経路は、点線に示
すようになる。こねによれば、それぞれの可変長セル３
Ａ、３Ｂからの配線経路が長くなっｆｃシ、配線領域の
所定部において配線密度が高い部分が生じ′ｆｃシする
場合がある。
可変長セルの初期配置工程を施す。この初期配置工程に
よって、セル列２０の所定の位置に可変長セル３Ｂが配
置され、セル列２１の所定の位置にセル面積の異なる可
変長セル３Ａが配置される。可変長セル３Ａの出力信号
は端子２２に入力さぜる要望があシ、可変変長セル３Ｂ
の出力信号は端子２３に入力させる要望がある。この端
子２２、−２３は、例えば他の可変長セルへの入力のた
めの端子、または、外部端子へ接続される端子と考えて
よい。前記要望によｐ予測をれる配線経路は、点線に示
すようになる。こねによれば、それぞれの可変長セル３
Ａ、３Ｂからの配線経路が長くなっｆｃシ、配線領域の
所定部において配線密度が高い部分が生じ′ｆｃシする
場合がある。
そのために、第５図の製造工程に示すように、可変長セ
ル３Ｂのセル面積と同一に々るじうに、可変長セル３Ａ
とその周辺の可変長セル３Ｃとを組合せ、相互の可変長
セル３Ａ、３Ｂとを交換配置する配置改善工程を施す。
ル３Ｂのセル面積と同一に々るじうに、可変長セル３Ａ
とその周辺の可変長セル３Ｃとを組合せ、相互の可変長
セル３Ａ、３Ｂとを交換配置する配置改善工程を施す。
第５図に示す製造工程の後に、第６図の構成工稈が示す
ように、それぞれの可変長セル３Ａ、３Ｂとそｔぞれの
端子２２．２３間を接続するための配線工程を施し、配
線２４．２５を形成する。前記可変長セル３Ａと可変長
セル３ｃとは、論皿的に接続してもしなくてもよい。
ように、それぞれの可変長セル３Ａ、３Ｂとそｔぞれの
端子２２．２３間を接続するための配線工程を施し、配
線２４．２５を形成する。前記可変長セル３Ａと可変長
セル３ｃとは、論皿的に接続してもしなくてもよい。
なお、本発明は、前記実施例に限定されることなく、そ
の要旨を変更しない範囲において種々変更し得ることは
勿論でおる。
の要旨を変更しない範囲において種々変更し得ることは
勿論でおる。
以上説明したように、本発明によれば、可変長セルから
なる半導体集積回路装置の製造工程において、一方のセ
ル面積の大きい可変長セルと同一面積になるように他方
の小さい可変長セルとその周辺ノ可変長セルを組合せる
ことによって、セル面積の異なる場合における可変長セ
ルの交換配置すべき配置改善工程を施すことができる。
なる半導体集積回路装置の製造工程において、一方のセ
ル面積の大きい可変長セルと同一面積になるように他方
の小さい可変長セルとその周辺ノ可変長セルを組合せる
ことによって、セル面積の異なる場合における可変長セ
ルの交換配置すべき配置改善工程を施すことができる。
従って、可変長セルの配置形態の制限が緩和きれ、可変
長セル間の配線を短縮シ２、がっ、容易にすることがで
きる。これによって、自動設側シヌテムによる自動配線
の未配線を低減し、未配線による配線追加工穆ヲ低減す
ることができる。
長セル間の配線を短縮シ２、がっ、容易にすることがで
きる。これによって、自動設側シヌテムによる自動配線
の未配線を低減し、未配線による配線追加工穆ヲ低減す
ることができる。
さらに、配電改善工程によりて、大幅に配線が短縮され
るために、配線の抵抗値と容量値が低下することによっ
て配線遅延速度を低減し、半導体集積回路装置の動作速
度を向上することができる。
るために、配線の抵抗値と容量値が低下することによっ
て配線遅延速度を低減し、半導体集積回路装置の動作速
度を向上することができる。
第１図は、本発明に係わる半導体集積回路装置の概略図
、 第２図および第３図は、本発明に係わる一例の可変長セ
ルの要部概略図、 第４図〜第６図は、本発明の一実施例の構成方法を説明
するための各構成工程における半導体集積回路装置の要
部概略図である。 図中、】・・・半導体集積回路装置、２・・・半導体基
板、３，３Ａ、３Ｂ、３０・・・可変長セル、４・・・
外部端子、５・・・バッファ回路、６・・・ｎ型部、７
・・・ｐ型部、９．ＩＯ・・・半導体伽域、８Ａ〜８工
・・・ゲート電極、１１．１４〜１９，２４．２５・・
・配線、１２−Ｖ、。配線、１３・ＧＮＤ配線、２０．
２１・・・セル列、２２．２３・・・端子である。 代理人 弁理士 高 橋 明 と５） 第 １ 図 ２４ 第 ２ 図
、 第２図および第３図は、本発明に係わる一例の可変長セ
ルの要部概略図、 第４図〜第６図は、本発明の一実施例の構成方法を説明
するための各構成工程における半導体集積回路装置の要
部概略図である。 図中、】・・・半導体集積回路装置、２・・・半導体基
板、３，３Ａ、３Ｂ、３０・・・可変長セル、４・・・
外部端子、５・・・バッファ回路、６・・・ｎ型部、７
・・・ｐ型部、９．ＩＯ・・・半導体伽域、８Ａ〜８工
・・・ゲート電極、１１．１４〜１９，２４．２５・・
・配線、１２−Ｖ、。配線、１３・ＧＮＤ配線、２０．
２１・・・セル列、２２．２３・・・端子である。 代理人 弁理士 高 橋 明 と５） 第 １ 図 ２４ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、論理機能に応じて異なる面８ｔヶ有する複数の可変
長セルを備えた半導体集積回路装置の製造方法において
、前記可変長セルを論理設計規則によって、半導体集積
回路装置に配置する工程と、該配置された可変長セルの
よ′り最適化を図るために所定の異ガる面積の可変長セ
ルを交換配置する工程と、前記それぞれの可変長セルに
配線を施す工程とからなること’ｋＩｖ！！徴とする半
導体集積回路装置のｆＪｊＪ造方法。 ２、特許請求の範囲第１項記載の半導体集積回路装置の
製造方法であって、前記異なる面積の可変長セルヶ交換
配置する工程は、一方の小さ々面積の可変長セルとその
周辺部の可変長セルとｔ組合せて、他方の大きな面積の
可変長セルと同一面積とし、双方の可変長セルを交換配
置すること′に％徴とする半導体集積回路装置の製造方
法。 ３、％許鮨求の範囲第１項記載の半導体集積回路装置の
製造方法であって、前記異なる面積の可変長セルは、そ
れぞれ可変長セル面積が最小面積の可変長セルの少なく
とも整数倍からなること奢特徴とする半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005907A JPS59132144A (ja) | 1983-01-19 | 1983-01-19 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005907A JPS59132144A (ja) | 1983-01-19 | 1983-01-19 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59132144A true JPS59132144A (ja) | 1984-07-30 |
Family
ID=11623967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005907A Pending JPS59132144A (ja) | 1983-01-19 | 1983-01-19 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132144A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208845A (ja) * | 1985-03-14 | 1986-09-17 | Nec Corp | 階層的配置処理方式 |
| US4839821A (en) * | 1986-02-25 | 1989-06-13 | Kabushiki Kaisha Toshiba | Automatic cell-layout arranging method and apparatus for polycell logic LSI |
| US20220067266A1 (en) * | 2017-08-30 | 2022-03-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Standard cells and variations thereof within a standard cell library |
-
1983
- 1983-01-19 JP JP58005907A patent/JPS59132144A/ja active Pending
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