JPH01208933A - ループ式通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的Ｊ （産業上の利用分野） 本発明は、ループ式通信システムに関する。

（従来の技術） 従来、ループ式通信システムとしては第５図に示すよう
な、ものがある。

同図に示され、、るように、このループ式通信システム
は制御局ｌと局３ａ、３ｂ、３ｃを伝送路５によって接
続したものである。この伝送路５にフレームを周回させ
各局間で通信を行なう。

第６図は制御局１の構成を示すブロック図であり、同図
に示されるように、この制御局１は受信シフトレジスタ
７、フレームヘッダ検出部（ＦＨ検出部）９、受信カウ
ンタ１１、発振器１３、送信カウンタ１５、送信シフト
レジスタ１７、メモリ制御部１９、フレームヘッダ発生
部（ＦＨ発生部）２３からなる。

第７図は伝送路５上を周回するフレーム２５のフォーマ
ット図である。

同図に示されるように、このフレーム２５は、複数のス
ロット２７からなる。最初のスロットはフレームヘッダ
２９である。スロット２７は８ビツトのデータフィール
ド３１と２ビツトの制御フィールド３３からなる。フレ
ームヘッダ２９はフレームの最初を示すものである。デ
ータフィールド３１には通信すべきデータが搭載される
。制御フィールド３３には制御情報が搭載される。

第６図において、受信シフトレジスタ７には受信データ
と受信クロックが入力され、シリアル型の受信データを
パラレル型のデータに変換してＦＨ検出部９およびメモ
リ２１に出力する。ＦＨ検出部９は受信シフトレジスタ
７から送られるデータがあらかじめ定まっているフレー
ムヘッダパターンと一致しているかどうかを検出し、一
致した場合には受信カウンタ１１およびＦＨ発生部２３
に信号を送る。受信カウンタ１１はＦＨ検出部９から信
号が送られるとカウントを開始し、カウント値をメモリ
制御部１９に送る。メモリ制御部１９は送られてくるカ
ウント値をメモリ２１のアドレスとしてメモリ２１に与
える。メモリ２１はメモリ制御部１９から送られるアド
レスに応じて受信シフトレジスタ７から送られるデータ
を１スロツト毎に書込む。発振器１３は３２　Ｍ　Ｈｚ
の信号を送信クロックとして発生させるとともにこれを
送信カウンタ１５に送る。送信カウンタ１５は発振２Ｓ
　１３で発生する信号をカウントし、カウント値をメモ
リ制御部１９、送信シフトレジスタ１７、ＦＨ発生部２
３に送る。メモリ制御部１９は送信カウンタ１５から送
られるカウント値をメモリ２１のアドレスとして与える
。メモリ２１はメモリ制御部１９から送られる読出し用
のアドレスに応じて記憶されていた１スロット分のデー
タを送信シフトレジスタ１７に送る。送信シフトレジス
タ１７はメモリ２１から送られるデータをシリアル型の
データに変換して送信データとして伝送路５に送出する
。この際、ＦＨ発生部２３で発生されるフレームヘッダ
をフレームの先頭に付加する。

このようなループ式通信システムにおいては前述したよ
うに８ビツトのデータフィールド３１と２ビツトの制御
フィールド３３とでスロットを構成し４００スロツトの
フレームを構成し、これを　１２５μｓ毎にループを周
回させる。

第８図に示されるように、伝送路５上に１つのフレーム
が周回している場合には、１２５μｓのフレームのうち
ループ上に周回している分を差し引いた残りのものをメ
モリ２１に保持する。

第９図に示す場合には、伝送路５上に２つのフレームが
周回している場合を示すもので２Ｘ　　１２５μｓのフ
レームのうちループ上に周回している分を差し引いた残
りのものをメモリ２１に保持する。

第８図および第９図いずれの場合にもメモリ２１は１フ
レーム分の容量があれば足りる。

しかしながら、従来のループ式通信システムにおいては
、ループ１巡時間がフレーム周期の整数倍に近いとき、
局のバイパスや伝送路の温度変化等によりループによる
フレーム数が頻繁に変化することがある。この場合、例
えば伝送路５を３フレームが周回しているときに、相手
局に届かないうちに周回しているフレーム数が２フレー
ムになって１フレーム分のデータが失われるということ
が生じる。

（発明が解決しようとする課８） このように従来のループ式通信システムにおいて、ルー
プ１巡時間がフレーム周期の整数倍に近いときにはフレ
ームが失われるという問題点が生じていた。

本発明はこのような問題点に鑑みてなされたもので、ル
ープ１巡時間がフレーム周期の整数倍に近い場合でもデ
ータ消失の危険がなく、信頓性の高い通信を行えるルー
プ式通信システムを提供することにある。

［発明の構成］ （課題を解決するための手段） 前記目的を達成するために本発明は、制御局と複数の局
とを伝送路を介してループ状に接続し、該伝送路にフレ
ームを周回させることにより各局間で通信を行ない、か
つ前記伝送路を周回されるフレーム数が可変可能とされ
たループ式通信システムにおいて、前記制御局に、２フ
レーム分の容量を有するメモリと、伝送路上で周回する
フレ−ム数の減少を検出する検出手段と、通常時には前
記メモリを１フレーム分の容量で駆動させ前記検出手段
によって伝送路上のフレーム数の減少が検出されると前
記メモリを２フレーム分の容量で駆動させるメモリ制御
手段とを設けることを特徴とする。

（作　用） 制御局のメモリは２フレーム分の容量があり、通常時に
はこのメモリを１フレーム分の容量で駆動させ検出手段
によって伝送路上のフレーム数が減少したことが検出さ
れるとこのメモリを２フレーム分の容量で駆動させるこ
とによりデータの喪失を回避している。

（実施例） 以下、図面に基づいて本発明の実施例を詳細に説明する
。

本実施例に係るループ式通信システムは第５図に示すも
のと同様の構成を有する。

すなわち第１図は本実施例における制御局１の構成を示
すブロック図であり、第６図に示す従来例と同一の機能
を果す要素にはそれと同一の番号を付し重複した説明を
避ける。

第１図に示すように、本実施例においては新たに初期値
制御部３７．３９、遅延カウンタ４１、比較値記憶部４
３、比較器４５、除算器４７を設ける。−また、受信カ
ウンタ１１、送信カウンタ１５、メモリ制御部１９、初
期値制御部３７．３９によってメモリ制御手段４９が構
成される。さらに、遅延カウンタ４１、比較値記憶部４
３、比較器４５、除算器４７によって検出手段５１が構
成される。

初期値制御部３７は比較器４５の出力に応じて受信カウ
ンタ１１の初期値を与える。すなわちメモリ２１ａを１
フレーム分の容量で駆動する場合には受信カウンタ１１
のカウント値が“４００°になると“ｌ”からカウント
アツプさせる。これに反して、メモリ２１ａを２フレー
ム分の容量で駆動する場合には、受信カウンタ１１のカ
ウント値が“８００″になると“ｌ”からカウントアツ
プさせる。初期値制御部３９は比較器４５の出力に応じ
て送信カウンタ１５の初期値を与える。すなわちメモリ
２１ａが１フレーム分の容量で駆動される場合には、送
信カウンタ１５の値が“４００ｍになると１ｍからカウ
ントアツプさせ、メモリ２１ａが２フレーム分の容量で
駆動される場合には送信カウンタ１５の値が８００”に
なると“ｌ”からカウントアツプさせるようにする。

遅延カウンタ４１はあるフレームを送信してからそのフ
レームを受信するまでの遅延量を測定するもので、ＦＨ
パターン発生部２３によってフレームヘッダが発生され
てからＦＨ検出部９によってフレームヘッダが検出され
るまでの時間をカウントし、これをホールドした後比較
器４５に出力する。

メモリ２１ａは、第２図に示すように、２フレーム分の
データを記憶できる。すなわち８００スロツトのデータ
容量を備えたものである。

次に、本実施例の動作について説明する。

第３図は本実施例におけるフレームのフォーマットを示
すもので、伝送路上に１フレームが周回している場合の
フレームのフォーマットである。

第１スロツトはすべてが１ｍのフレームヘッダＦＨ，で
ある。以下、これに第２スロツトから第４００のスロッ
トが続く。各スロットは８ビツトのデータフィールド３
１と２ビツトの制御フィールド３３からなる。データフ
ィールド３１の最後の１ビツトＸは伝送路上にフレーム
が複数個存在した場合には１つのフレームのみ“０”で
残りのフレームは１”となり、単一のフレームが周回し
ている場合には“０”となる。また、制御フィールド３
３の最初の１ビツトはＸの補数Ｘとなる。比較値記憶部
４３には比較すべき設定値が記憶されており、その初期
値としては１フレームのスロット数が記憶されている。

比較器４５は遅延カウンタ４１の出力と比較値記憶部４
３の出力値の大小を比較し、遅延カウンタ４１の出力値
が比較値記憶部４３の出力値より小さいとき、ループ上
の遅延が少なくなったことを意味すると同時にループ上
の遅延が１フレームの整数倍近傍で前後する可能性があ
るので初期値制御部３７．３９を制御する。除算器４７
は遅延カウンタ４１の出力値を比較値記憶部４３の出力
値で除算し遅延カウンタ４１の出力値のほうが大きい場
合、その商を比較値記憶部４３に設定する。

初期状態においては、メモリ２１は１フレーム分の容量
で駆動される。すなわち受信カウンタ１１、送信カウン
タ１５はカウント値が“４００”となると次のカウント
値が“１”に初期化される。

送信カウンタ１５のカウント値はメモリ制御部１９に送
られメモリ制御部１９からメモリ２１ａに読出し用のア
ドレスが与えられメモリ２１ａから対応するデータが読
出され、送信シフトレジスタ１７を介して伝送路５に送
信データが送出される。

この場合、フレームのデータフィールドの最後の１ビツ
トＸは“０＃である。受信シフトレジスタ７を介してＦ
Ｈ検出部９によってフレームヘッダが検出されると受信
カウンタ１１の発するカウント値がメモリ２１ａの書込
み用アドレスとなり、このアドレスに応じて受信シフト
レジスタ７を介して入力される受信データがメモリ２１
ａに書込まれる。

遅延カウンタ４１はフレームを送信してからフレームを
受信するまでの時間を測定する。比較器４５は遅延カウ
ンタ４１と比較値記憶部４３の出力値とを比較し遅延カ
ウンタ４１の出力値が比較値記憶部４３の設定比較値よ
り小さい場合はその状態を保持する。

また、除算器４７により遅延カウンタ４１の出力値が比
較値記憶部４３の出力値より大きい場合にはその商が比
較値記憶部４３に再設定される。

以降、Ｘ−０のフレームを送信してから受信するまでの
遅延値を設定比較値と比較器４５によって比較する。こ
の比較によって遅延カウンタ４１の示す遅延値が比較値
記憶部４３の設定比較値より大きいときはメモリ２１ａ
は１フレーム分の容量で駆動される。

遅延カウンタ４１の示す遅延値が比較値記憶部４３の出
力値より小さくなったときには、伝送路上の遅延が少な
くなったことを意味すると同時に伝送路上の遅延が１フ
レームの整数倍近傍で前後する可能性がある。このため
、メモリ２１ａを２フレーム分の容量で駆動させる。す
なわち比較器４５の出力によって初期値制御部３７は受
信カウンタ１１の初期値を“１″と“４０１″とを交互
に用いる。また、初期値制御部３９は送信カウンタ１５
がカウント数４００で初期値１に戻していた制御をカウ
ント数８００で初期値ｌに戻す制御に移行させる。した
がってメモリ制御部１９によりメモリ２１ａのアドレス
は１〜８００が与えられメモリ２１ａは２フレーム分の
容量で駆動される。

第４図は伝送路に３つのフレームが周回している場合の
メモリ２１ａに保持されるデータ量を示す図である。

同図において、ＦＨｏ　％ＦＨ１、ＰＨ２は３種類のフ
レームヘッダを示している。遅延カウンタ４１の出力値
が比較値記憶部４３の出力値よりも大きいときには３フ
レーム分から、ループ上に周回しているデータを差し引
いたものは１フレーム分以下であるのでメモリ２１ａは
１フレーム分の容量で駆動すれば足りる（第４図（ａ）
）。

遅延カウンタ４１の出力値が比較値記憶部４３の出力値
よりも小さくなるとループ１巡時間（伝送路上の遅延）
が１フレームの整数倍近傍で前後する可能性があり、従
来フレームが喪失されることがあった。しかし本実施例
ではこのような場合、メモリ２１ａを２フレーム分の容
量に切替でいるので、第４図（ｂ）に示すように、３フ
レーム分のデータのうちループ上のデータを差し引いた
残りが１フレーム分以上あっても、これをメモリ２１ａ
に保持できるのでデータの喪失を防ぐことができる。

なお、本発明はその技術的思想の範囲内で種々の変形が
可能である。

例えば本実施例では、スロットの構成はデータフィール
ドが８ビツトであり制御フィールドが２ビツトであった
が、８ビツトのデータフィールドと１ビツトの制御フィ
ールドとすることもできる。

また１フレームのスロット数が例えば１５３８スロツト
とすることもできる。この場合、受信カウンタ１１、送
信カウンタ１５を９ビツト毎に進め比較値を１５３６、
遅延値を１５３６で除算した値を比較値として比較値記
憶部４３に設定すればよい。

また、メモリ２１ａは必ずしも連続的に使用する必要は
ない。例えば１フレームが１５３６スロツトの場合、フ
レームヘッダが受信による受信カウンタの初期値を０と
２０４８とを交互に設定し、送信カウンタも０から１５
３５まで進んだら次を２０４８に初期化し、さらに３５
８３に進んだら０に初期化してもよい。

また、メモリ２１ａへの読み書きは必ずしも、スロット
単位に行う必要はなく、例えば４スロット単位としても
よい。このときアドレスは４スロツト毎に進むように受
信カウンタ１１、送信カウンタ１５を制御すればよい。

またループの１巡時間は１２５μｓである必要はなく、
例えば１０μｓでも　１００μｓでもよい。

［発明の効果］ 以上詳細に説明したように本発明によれば、ループ１巡
時間がフレーム周期の整数倍に近い場合でもデータ消失
の危険がなく信頼性の高い通信を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るループ式通信システム
の制御局の構成を示すブロック図、第２図はメモリ２１
ａのメモリマツプ、第３図はフレームのフォーマット図
、第４図は送信と受信のタイミングを示す図、第５図は
ループ式通信システムの概略構成図、第６図は従来の制
御局の構成を示すブロック図、第７図は従来例における
フレームのフォーマット図、第８図および第９図は従来
例における送信と受信のタイミングを示す図である。 １１・・・・・・・・・受信カウンタ １５・・・・・・・・・送信カウンタ １９・・・・・・・・・メモリ制御部 ２１ａ・・・・・・メモリ ３７．３９・・・初期値制御部 ４１・・・・・・・・・遅延カウンタ ４３・・・・・・・・・比較値記憶部 ４５・・・・・・・・・比較器 ４７・・・・・・・・・除算器 出願人　　　　　　株式会社　東芝 代理人　弁理士　　須　山　佐　− 第３図

Claims (1)

【特許請求の範囲】
1. （１）制御局と複数の局とを伝送路を介してループ状に
   接続し、該伝送路にフレームを周回させることにより各
   局間で通信を行ない、かつ前記伝送路を周回されるフレ
   ーム数が可変可能とされたループ式通信システムにおい
   て、 前記制御局に、 ２フレーム分の容量を有するメモリと、 伝送路上で周回するフレーム数の減少を検出する検出手
   段と、 通常時には前記メモリを１フレーム分の容量で駆動させ
   前記検出手段によって伝送路上のフレーム数の減少が検
   出されると前記メモリを２フレーム分の容量で駆動させ
   るメモリ制御手段と を設けることを特徴とするループ式通信システム。