JPH01209556A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理技術さらにはマイクロプロセッ
サによる周辺装置のアクセス方式に関するもので、アド
レス系とデータ系が分離された形式のマイクロプロセッ
サに利用して有効な技術に関するものである。

［従来の技術］ 従来のマイクロプロセッサによるメモリその他の周辺デ
バイスのアクセス方式は、通常１つのサイクルにて１つ
のデバイスをアクセスする方式であった（以下、周辺デ
バイスをアクセスしてデータを得たり与えたりするのに
必要な周期を１マシンサイクルと称する）。例えば、６
８０００系のマイクロプロセッサにおいては、バス上に
出力した１つのアドレス信号を１マシンサイクルの間維
持し、それをデコードすることにより、周辺デバイスを
選択しアクセスするようになっていた。

このようなデータ転送オペレーションに関しては１例え
ば［株］日立製作所、昭和６０年９月発行、「日立マイ
クロコンピュータ、データブック、８ビツト・１６ビツ
ト　マルチチップ」頁６０４〜頁６０８等に詳細に述べ
られている。

［発明が解決しようとする課題］ アドレス信号は、マイクロプロセッサから出力されるア
ドレスの有効、無効を示すアドレスストローブ信号等で
ラッチすれば、その後サイクルが終わるまでずっと保持
する必要がないのにかかわらず、従来のアクセス方式で
は、その点についての配慮がされておらず、１つのマシ
ンサイクル期間中、１つのアドレスをずっと保持するよ
うにしている。そのため、一定時間内に限られたデバイ
スしか選択できず、マイクロプロセッサのスループット
が低下するという問題点がある。

特に近年においては、マイクロプロセッサがますます高
速化される傾向にあり周辺デバイスとの動作速度の差が
大きくなる。そのため低速の周辺デバイスがネックとな
ってせっかく高速のマイクロプロセッサを利用してもシ
ステムのスループットが十分に向上しないという不都合
があった。

この発明は、従来のアクセス機能に影響を与えることが
なく、しかも低速のデバイスを使用したシステムにおい
てもスループットを向上させることができるようなマイ
クロプロセッサによる周辺デバイスのアクセス方式を提
供することを目的とする。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、上記問題点は１つのマシンサイクルにおいて
複数のアドレス信号をマイクロプロセッサから出力させ
るとともに、それぞれのアドレス信号の出力タイミング
に合わせて複数のアドレスストローブ信号を形成し出力
するアドレスストローブ複数化回路を設けることにより
解決される。

［作用］ 上記した手段によれば、１つのマシンサイクルにおいて
複数のアドレス信号とアドレスストローブ信号が出力さ
れるため、１つのアドレス信号であるデバイスを選択し
た後、同一マシンサイクルの後半で他のデバイスの選択
ができるようになる。

しかも１個々のデバイスに着目すると、従来と同じよう
なサイクルでアクセスを受けることになるのでマイクロ
プロセッサに合わせて高速のデバイスを使用する必要が
ない。

［実施例］ 第１図には、この発明が適用されたマイクロコンピュー
タシステムの一実施例のブロック図が示されている。

本発明が適用されるマイクロプロセッサＭＰＵは、アド
レスバスとデータバスが分離された形態であればよく、
アーキテクチャには制限されない。

この実施例では、マイクロプロセッサＭＰＵ内にアドレ
スストローブ複数化回路ＡＳＭが内蔵されている。すな
わち、マイクロプロセッサＭＰＵは、中央処理装置ＣＰ
Ｕと上記アドレスストローブ複数化回路ＡＳＭとから構
成される。

中央処理装置ｊｃＰＵは、その情報処理プログラムに従
って、アドレス信萼を出力する場合、１マシンサイクル
中に３つのアドレス信号ＡＩないしＡ３とそれらのアド
レスが有効であることを示すアドレスストローブ信号Ａ
Ｓを発生するようにされている。このアドレスストロー
ブ信号ＡＳは、内部のアドレスストローブ複数化回路Ａ
ＳＭに供給され、ここでアドレス信号数に対応して各々
タイミングの異なる３つのアドレスストローブ信号ＡＳ
ＩないしＡＳ３が形成され、外部へ出力される。

マイクロプロセッサＭＰＵの外部には、例えばメモリ装
置Ｍ１ないしＭ３のような周辺デバイスとアドレス信号
ラッチ回路ＡＤＨ１〜ＡＤＲ３が接続されている。上記
メモリ族ｆｉＭ１ないしＭ３は、各々に対応して設けら
れたシステムアドレスバスＡＢＳＩないしＡＢＳ３およ
びアドレス信号ラッチ回路ＡＤＲＩ〜ＡＤＲ３を介して
マイクロプロセッサＭＰＵのバスＡＢに結合されている
。

なお、マイクロプロセッサＭＰＵと上記メモリ装置Ｍ１
〜Ｍ３との間で入出力される各制御信号やデータ信号を
のせるバスは第１図では省略されている。また、マイク
ロコンピュータシステムとしては、必要に応じて上記メ
モリ装置Ｍ１ないしＭ３の他、例えばキーボード、プリ
ンタ、ＣＲＴ（ｌｌｌＩｔａｉＭ管）表示装置等の各種
入出力装置が、上記システムアドレスバスＡＢＳＩない
しＡＢＳａ上に結合されるが、本発明と直接的には関係
がないので、同図では省略されている。

この実施例では、従来の１マシンサイクルＴ０に相当す
る時間中に３つのパルスを有するようなアドレスストロ
ーブ信号ＡＳが中央処理装置ＣＰＵから出力される。ア
ドレスストローブ複数化回路ＡＳＭは、中央処理装置Ｃ
ＰＵから供給されるこのアドレスストローブ信号Ａｓに
基づいてアドレスストローブ信号ＡＳ１ないしＡＳ３を
形成する。さらに、この実施例では特に制限されないが
、アドレスストローブ複数化回路ＡＳＭ内にパルス情報
とその有効本数情報を設定するレジスタがそれぞれ設け
られている。また、中央処理袋ａｃｐＵから送出される
アドレスストローブ信号Ａｓに基づいて、上記設定レジ
スタを参照しながらそれに対応したアドレスストローブ
信号ＡＳＩないしＡＳ３を形成する論理回路がアドレス
ストローブ複数化回路ＡＳＭ内に設けられている。

上記メモリ装置Ｍ１ないしＭ３は、例えば、第２図に示
すようなタイミングでアクセスされる。

すなわち、メモリ装置Ｍ１は、アドレスバスＡＢＳ１上
に出力されるアドレス信号Ａ１により指定されるアドレ
ス空間にてアクセスされる。同様に他のメモリ装置Ｍ２
とＭ３は、アドレス信号Ａ２゜Ａ３と対応したアドレス
空間にてそれぞれアクセスされる。

第２図のタイミングに従うと、アドレスストローブ複数
化回路ＡＳＭは、上記中央処理装置ｃｐＵからアドレス
信号ＡＩとそれに対応するアドレスストローブ信号ＡＳ
が送出されたなら、先ずアドレススロトーブ信号パルス
幅設定用のレジスタを参照してアドレスストローブ信号
ＡＳ１を発生する。すると、上記アドレス信号Ａ１は、
アドレス信号ラッチ回路ＡＤＨにてアドレスストローブ
信号ＡＳＩの立下りでラッチされ、システムアドレスバ
スＡＢＳＩに出力される。そのシステムアドレスバスＡ
ＢＳＩの内容は、アドレスストローブ信号ＡＳ１の次の
立下がりまで保持される。これによりメモリ装置Ｍ１は
、システムアドレスバスＡＢＳＩから送出されるアドレ
ス信号と、上記アドレスストローブ信号ＡＳ１およびチ
ップレセクト信号のような他の制御信号とを受けて、指
定されたアドレスの選択動作を行なう。

一方、上記アドレスストローブ信号ＡＳＩよりもＴ、／
３時間遅れて、上記中央処理装置ＣＰＵからアドレス信
号Ａ２とそれに対応するアドレスストローブ信号ＡＳが
送出されたなら、アドレスストローブ複数化回路ＡＳＭ
は、アドレスストローブパルス幅設定用のレジスタを参
照してアドレスストローブ信号ＡＳ２を発生する。上記
アドレス信号Ａ２はアドレス信号ラッチ回路ＡＤＲにて
上記アドレスストローブ信号ＡＳ２の立下がりにてラッ
チされ、システムアドレスバスＡＢＳ２に出力される。

これにより、メモリ装置Ｍ２は、上記と同様に指定され
たアドレスの選択動作を行なう。

さらに、上記中央処理装置ＣＰＵからアドレス信号Ａ３
とそれに対応するアドレスストローブ信号ＡＳが送出さ
れたなら、アドレスストローブ複数化回路ＡＳＭは、ア
ドレスストローブパルス幅設定用のレジスタを参照して
、アドレスストローブ信号ＡＳ３を発生する。上記アド
レス信号Ａ３は、アドレス信号ラッチ回路にて、アドレ
スストローブ信号ＡＳ３の立下がりでラッチされ、シス
テムアドレスバスＡＢＳ３に出力される。これにより、
メモリ装置Ｍ３は、上記と同様に指定されたアドレスの
選択動作を行なう。

従って、上記実施例のシステムでは１マシンサイクルに
相当する時間内に３つのメモリ装置Ｍｌ。

Ｍ２．Ｍ３をアクセスすることができるようになる。そ
のため１例えば、連続する一連のデータはメモリ装置Ｍ
１→Ｍ２→Ｍ３→Ｍ１・・・・のように入れるように構
成しておくことによりデータの読出し速度も向上できる
。

しかも、この実施例のマイクロプロセッサでは、アドレ
スストローブ複数化回路ＡＳＭ内のレジスタに周辺デバ
イスの性能に応じた値をプロセッサで設定してやること
により、１マシンサイクル内に出力するアドレス信号と
そのストローブ信号の本数を３本以内で自由に設定した
り、各アドレスストローブ信号ＡＳＩ〜ＡＳ３のパルス
幅を自由に設定することができる。

また、第３図および第４図には上記のように１マシンサ
イクル内に３つのメモリ装置を並行にアクセスする方式
を採用した場合のデータバスの構成例を示す。このうち
、第３図は、各メモリ装置Ｍ１〜Ｍ３ごとにデータバス
ＤＢＩ〜ＤＢ３を設け、マイクロプロセッサＭＰＵに接
続するようにした方式であり、外付は回路は簡単である
がマイクロプロセッサの端子数が多くなる。一方、第４
図の方式は各メモリ装置ごとにデータバッファＢＦＦＩ
〜ＢＦＦ３を設けてこれらを１つのデータバスＤＢに接
続したものであり、バスが１つで済む。ただしマイクロ
プロセッサＭＰＵからはデータストローブ信号ＤＳＬ〜
ＤＳ３をそれぞれ出力させる必要がある。

なお、上記実施例ではアクセスするメモリ装置が３つの
場合を例にとって説明したが、２つあるいは４つ以上で
あってもよい。さらに、メモリ以外の周辺ＬＳＩや入出
力装置に対しても同様に、アドレス空間を割り当てるよ
うにしてもよい。

以上説明したように上記実施例は、１つのマシンサイク
ルにおいて複数のアドレス信号をマイクロプロセッサか
ら出力させるとともに、それぞれのアドレス信号の出力
タイミングに合わせて複数のアドレスストローブ信号を
形成し出力するアドレスストローブ複数化回路を設ける
ようにしたので、アドレス信号が細分化され、低速のメ
モリ装置や入出力装置からの応答に関係なく別な処理が
並行に行なえるため、システムのスループットが向上す
るという効果が得られる。

また、アドレスストローブ複数化回路内にレジスタを設
け、アドレスストローブ信号をレジスタに設定したアド
レスストローブの有効本数とパルス幅の情報に基づいて
アドレスストローブ信号を形成するようにしたので、ソ
フト的にアドレスストローブ信号発生タイミングを変更
することが可能になり、レジスタの設定値を変えること
で対象デバイスに好適なタイミングでアクセスすること
ができるという作用により、最も効率の良いシステムを
容易に構築できるとともに、システムの設計や拡張変更
に容易に対処できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記アドレススト
ローブ複数化回路ＡＳＭは、マイクロプロセッサの外付
は回路として構成するようにしてもよい、また、アドレ
スストローブ複数化回路におけるアドレスストローブ有
効本数やパルス幅を固定したり、あるいはＥＥＰＲＯＭ
等を用いてそれらをハードウェアによりプログラマブル
に設定できるような構成とすることも可能である。さら
に、上記のように、アドレスストローブ信号の有効本数
とパルス幅を参照して。

指定されたアドレスストローブ信号を発生させるアドレ
スストローブ複数化回路の具体的構成は、種々の実施形
態をとることができるものである。

この発明は、マイクロコンピュータシステムに限定され
ず情報処理システム一般におけるアドレスストローブ信
号複数化回路として広く利用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、１マシンサイクル内に複数の周辺デバイスを
並行してアクセスすることができ、これによって低速の
デバイスを使用したマイクロコンピュータシステムにお
いてもスループットを向上させることができる。

【図面の簡単な説明】

第１図は、この発明が適用されたマイクロコンピュータ
システムの一実施例を示すブロック図、第２図は、その
動作を示すタイミング図、第３図は第１図のアクセス方
式を適用した場合のデータバスの構成方法の一例を示す
ブロック図。 第４図は同じくデータバスの構成方法の他の例を示すブ
ロック図である。 ＭＰＵ・・・・マイクロプロセッサ、ＣＰＵ・・・・中
央処理袋ｆｉ、ＡＳＭ・・・・アドレスストローブ複数
化回路、Ｍ１〜Ｍ３・・・・メモリ装置、ＡＤＨ・・・
・アドレス信号ラッチ回路、Ａ１−Ａ３・・・・アドレ
ス、ＡＢＳＩ〜ＡＢＳ３・・・・システムアドレスバス
、ＡＳ、ＡＳＩ〜ＡＳ３・・・・アドレスストローブ信
号、ＡＢ・・・・ＭＰＵアドレスバ第　　１　　図 第２図 ス丁フ

Claims (1)

1. 【特許請求の範囲】 １、マイクロプロセッサと複数の周辺装置がアドレスバ
   スおよびデータバスを介して互いに接続されてなるデー
   タ処理システムにおいて、メモリをアクセスするのに要
   する１つのサイクル内に複数のアドレス信号をマイクロ
   プロセッサから出力させるとともに、各アドレス信号に
   対応して各々の信号の有効、無効を示す制御信号を形成
   して周辺装置へ供給する論理回路を設け、時分割的にア
   ドレスを出力して複数の周辺装置を並行してアクセスす
   るように構成されてなることを特徴とするデータ処理シ
   ステム。 ２、上記論理回路は、マイクロプロセッサ内に設けてい
   ることを特徴とする請求項１記載のデータ処理システム
   。 ３、上記論理回路は、出力する制御信号の数を指定する
   ためのレジスタと、アドレス有効期間を示す信号のパル
   スの幅を指定するレジスタを備え、これらのレジスタの
   設定値に応じた制御信号をアドレス信号に対応して出力
   するように構成されてなることを特徴とする請求項１ま
   たは２記載のデータ処理システム。