JPS6014435B2 - 記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明は記憶装置に関する。

マイクロコンピュータシステムでは配線及びＩＣパッケ
ージのピンの数を少なくするため、データとアドレスを
時分割で同じバス上に出力する方式が用いられている。

データ処理装置（以下ＣＰＵと略す）と記憶装置（以下
メモリと略す）を同じレベルの半導体技術を用いて製作
すると、ＣＰＵの動作速度とメモリの動作速度は異なっ
たものとなる。ＣＰＵに比べメモリは大容量化を目指す
こともあり、同一面積内の能動素子の数が多い。それに
伴い、発熱の点からもＣＰＵ五こ比べてメモリの動作速
度は遅くする。従来、このように遅いメモリを使う場合
、色々な手段が講じられできた。

たとえば、高速小容量のキャッシュメモリの構成を用い
たり、ＣＰＵ側に工夫を加え、ＣＰＵ内部を多相制御に
して、メモリアクセスの待ち時間には、ＣＰＵ内部では
データ処理を行なったり、単純な待ち状態にしたりして
いた。しかしながら、キャッシュメモリの制御は複雑で
あり、ＣＰＵ内部の多相制御も素子の動作速度の点から
も無駄がある。

この発明の目的は実効的なアクセス時間を早くすること
のできる記憶装置を提供することにある。

この発明の他の目的は、ＣＰＵとメモリ間のデータ及び
アドレスの一部あるいは全部を共有するシステムにおい
て、比較的低速なメモリを利用した場合にも高速アクセ
スが可能な記憶装置を提供することにある。

メモリにたくわえられる内容がプログラムである場合メ
モリの連続したアドレスの領域に記憶される。

そして、ＣＰＵからのアクセスもアドレスの順序に行な
われることが多い。ここで、メモリを複数のブロックに
分ける。例えば、２つのメモリブロックＡ，Ｂに分離し
た時で説明すると、Ａのメモリブロックには分割前の偶
数アドレス内容をＢのメモリブロックには奇数アドレス
の内容を順序よく集める。このようにすれば、Ａブロッ
クのアクセスが行なわれると次にはＢブロックのアクセ
スが起ることが予想できしかもそのアドレスも最後の１
ビットを無視すればＡブロックのアクセスのアドレスと
同じ値であることもわかる。

この時メモリブロックにアドレス値を保持するレジスタ
と、次にアクセスされることを記憶する回路を付加すれ
ば、ＣＰＵからアドレスが送られた直後のアクセスでは
メモリのアクセスタイムＴａだけ待つ必要があるが続け
てアクセスする時はサイクルタイムＴＣだけ少ないＴａ
一ＴＣの時間だけ待てばよく、実効的にメモリのアクセ
スタイムが短くなったと考えることができる。さらに１
回目はアドレスをＣＰＵからメモリに送らなければなら
ないが、連続したアドレスをアクセスする場合、メモリ
ブロックのアドレスレジスタをカウンタにしておけば、
２回目以降のアクセスにおいて、バス上にアドレスを送
出しなくてよくバスの使用効率が計られる。第１図にこ
の発明の一実施例を示す。

同図はＣＰＵＩＯＯとメモリ２００とをバス３００によ
り結合したシステムを表わす。Ｊここでは、バス３００
はデータ及びアドレスともに転送することができる。Ｃ
ＰＵＩＯＯはマイクロプログラムカウンタ（ＭＰＣ）１
０１を有し、ＭＰＣＩＯＩの内容はバス３００を介して
メモリ２００へ供給することができる。メモリ２００か
らバス３００を介して送られたデータはバッファー０２
に取り込まれる。また線１０３，１０４はメモリ２００
を制御するための制御線である。メモリ２００は複数（
ここでは２個）のメモリフロック２１０，２２０からな
り、それぞれ半導体メモリで構成されている。

メモリブロック２１０は、同上基板上に形成された記憶
素子アレイ２１１、アドレスカウンタ２１２、アドレス
判定回路２１３を有する。メモリブロック２２０も同様
に構成されている。アドレスカウン夕２１２及び２２２
はプリセット可能なカゥンタであり、バス３００上のア
ドレスを取り込んでセットされ得る。本システムにおい
て、ＣＰＵＩＯＯからみたメモリ２００のアドレスは、
メモリバンク２１０には隅アドレスが、メモリバンク２
２０１こは奇アドレスがそれぞれ割り当てられている。

まず、ＣＰＵＩＯＯはＭＰＣＩＯＩの内容すなわちアド
レスをバス３０川こ出力する。これと同時にＣＰＵ１０
０は線１０３を低レベルにする。線１０３はバス３００
上の信号の種類を示しており、低レベルのときはアドレ
スを、高しべのときはデータを示す。メモリブロック２
１０，２２川ま線１０３が低レベルであるときには、バ
ス３００上の信号（アドレス）を取り込む。いまアドレ
スがＮビットからなるものとすると、上位（Ｎ−１）ビ
ットの内容がアドレスカウンタ２１２及び２２２にセッ
トされ、最下位ビット（はＢ）はアドレス判定回路２１
３及び２２３へ供給される。各メモリブロックはアドレ
スカウンタ２１２及び２２２の内容に従って、それぞれ
記憶素子アレイからアドレスに対応するデータを読み出
す。しかしながら、これらのデータはアドレス判定回路
２１３及び２２３からの制御信号２１４及び２２４が供
給されない限り出力され得ない。アドレス判定回路２１
３には山Ｂに加えて制御線１０４の信号及び線３０１を
介してメモリブロック２２０のアドレス判定回路２２３
の出力信号２２４とが供給されている。

アドレス判定回路２２３にはＢＢに加えて制御線１０４
の信号及び線３０２を介してメモリブロック２１０のア
ドレス判定回路２１３の出力信号２１４とが供給されて
いる。アドレス判定回路２１３と２２３との違いは、隅
アドレス付けされたメモリブロック２１０のアドレス判
定回路２１３は、ＢＢが“０”のときはィネープル状態
となるのに反し、アドレス判定回路２２３は偽Ｂが“１
”のときィネーブル状態となることにある。いまＣＰＵ
ＩＯＯから出力されたアドレスが偶アドレスであれば、
そのＬＳＢは“０”であり、アドレス判定回路２１３が
ィネーブル状態となる。

次にＣＰＵＩＯＯ‘ま制御線１０３を高レベルにした後
、線１０４に読み出し信号を出力してデータアクセスを
行なう。ここで、ＣＰＵＩＯＯは２つの読み出しのタイ
ミングシーケンスを用意してある。メモリ２００にアド
レスを送出した直後のアクセス時のタィミンングＡと連
続するアドレスをアクセスする時のタイミングＢとがあ
る。いまＣＰＵＩＯＯはアドレスを送出した直後である
からタイミングＡに従って、線１０４を低しべにする。
この線１０４の読み出し信号はィネーブル状態のアドレ
ス判定回路２１３に供給され、アドレス判定回路２１３
は出力信号２１４を発生する。この信号２１４によって
記憶素子アレイ２１１のデータはバス３００に出力され
、ＣＰＵＩＯＯのデータバッファ１０２に取り込まれる
。信号２１４は線３０２を介してアドレス判定回路２２
３へ供給されてアドレス判定回路２２３をィネーブル状
態に変えるとともに、アドレスカウンタ２１２を１だけ
カウンタアツプさせる。

なお、図示しないが信号２１４によってアドレス判定回
路２１３はィネーブル状態を解除する。ＣＰＵＩＯＯは
、連続したアドレスのデータをメモリ２００から読み出
したい場合、タイミングＢ‘こより再び線１０４に読み
出し信号を出力する。今度は、アドレス判定回路２２３
がィネープル状態であるから、アドレス判定回路２２３
が出力信号を発生し、メモリブロック２２０のデータが
バス３００に出力される。また信号２２４はアドレスカ
ウンタ２２２を１だけカウンタアツプし、線３０２を介
してアドレス判定回路２１３をィネーブル状態に変える
とともにアドレス判定回路２２３はィネーブル状態を解
除する。以下同様に、ＣＰＵＩＯ０がタイミングＢで読
み出し信号を線１０４に出力する毎に、メモリブロック
２１０及び２２０は交互に動作し、連続アドレスのデー
タを順次バス３００を介してＣＰＵＩＯＯへ送る。

各メモリブロックが同一の半導体技術により形成された
ものとし、そのアクセスタイムをＴａとすれば、メモリ
ブロックに初期アドレスが供給されてからデータを読み
出すにはＴａだけ必要である。

タイミングＡはこのメモリ固有の時間だけ必要である。
しかしながら、連続したアドレスのデータを読み出す場
合、各メモリブロックはそれぞれ有するアドレスカウン
タの内容によって既に記憶素子アレイから所定のデータ
を選択して読み出し得る状態となっているので、この場
合には記憶素子アレイの選択に要する時情耳ＴｃをＴａ
から差し引いたＴａ−Ｔｃの時間だけ読み出すことがで
きる。これがタイミングＢによる実効的なアクセスタイ
ムとなる。したがって、この発明によれば、見かけ上の
アクセスタイムを大幅に短縮することができ、実質的に
メモリの高速化を達成することができる。

第２図にこの発明の他の実施例を示す。同図において、
第１図と同一部分には同一符号を符しその説明を省略す
る。第２図において、メモリ２０川まＣＰＵＩＯＯに対
するコントロールメモリとして機能する。すなわち、メ
モリ２００はＣＰＵＩＯＯの動作を規定するマイクロプ
ログラムを収容してなる。マイクロプログラムはメモリ
中に順序よく置かれることが多いが、そのプログラムの
ある種の命令の実行によっては、連続しない他の（アド
レス）領域のメモリの内容へ飛ぶことがある。例えばあ
る番地のメモリの内容をレジスタに読み込むようにな命
令である。この場合、マイクロプログラムカウンタ１０
１の値とは位なる値をメモリ２００のアドレスカウンタ
にセットすることは、この命令に連続したアドレスにあ
る命令を読み出すためにＣＰＵＩＯＯは再びアドレスを
メモリ２００へ送らなければならず効率が悪い。

このため、第２図においては、もう１つの制御線１０５
を設ける。また各メモリブロック２１０，２２０にはア
ドレスレジスタ２１５，２２５を持つ。ＣＰＵＩＯ川ま
連してし、ないアドレス（以下単発アドレス）をバス３
００‘こ送出した場合、制御線１０５によってこのアド
レスが単発アドレスであることをメモリ２００へ伝える
。メモリブロック２１０，２２０は、線１０５の状態を
みて、単発アドレスである場合にはアドレスレジスタ２
１５，２２５にラツチする。そしてメモリ２００からこ
の単発アドレスに対応するデ−夕が読み出された後は、
第１図と同様にして連続アドレスのデータを読み出すこ
とができる。以上のようにこの発明によれば、比較的低
速なメモリを用いても高速な読み出しを行なうことがで
きる。

特にメモリ利用装置は、データアクセス毎にアドレスを
送出する必要がないので、ハードウェア的にも構成が簡
易化される。また、特に半導体メモリにおいては、アド
レス用の端子を設けないでデータ端子により初期アドレ
スを入力するようにすれば、ピン数も少なくてすみ、大
容量化されたメモリに好適である。本発明は上記実施例
に限定されるものでないことは言うまでもない。

メモリブロックの個数は何ら本質的ではないが、メモリ
の周辺回路を簡素化する上では２ｎ（ｎ之１）に分割す
ることが望ましい。また第１図に示した実施例では、ア
ドレス判定回路２１３と２２３とでィネーブル状態とな
る条件が異なるので、メモリ製造上は２種のメモリを作
る必要がある。これを避けるには、（すなわち、メモリ
ブロック２１０と２２０とで同じアドレス判定回路を用
いる場合）、初期アドレスがメモリブロック２２０を指
している（奇アドレスのとき）場合に、タイミングＡで
送出される読み出し信号を受けとるメモリブロックの順
序を予じめ定めておけばよい。これは制御線１０４，３
０１，３０２の接続方法を定めることにより、決められ
る。一方、ＣＰＵＩＯ０‘ま今送出したアドレスはＢを
記憶しておき、第１図の場合メモリ２００から送られる
最初のデー外ま取り込まず、２つ目のデータから取り込
むようにしてもよい（奇アドレスのとき）。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す図、第２図はこの発
明の他の実施例を示す図である。 １ ０ ０・・・・・・ＣＰＵ、２ ０ ０…・・・メ
モリ、２ １０，２２０……メモリブロック、２１２，
２２２……アドレスカウンタ、２１３，２２３……アド
レス判定回路、３００・・・・・・バス。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. １ 記憶素子アレイと、このアレイ中の所望の記憶素子
   を選択するための選択回路とを備えたメモリブロツクを
   同一基板上に集積化してなり、かつこのメモリブロツク
   のアドレス端子とデータ端子が兼用され、前記選択回路
   は前記記憶素子アレイ中の記憶素子を指示するアドレス
   を記憶するカウンタと、データアクセスに応答してて前
   記カウンタを歩進させる手段と、前記データアクセスに
   応答して次段のメモリブロツクに読出し信号を供給する
   手段とを備えたことを特徴とする記憶装値。