JPH01209731A - 半導体の製造方法 - Google Patents

半導体の製造方法

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Publication number
JPH01209731A
JPH01209731A JP63036068A JP3606888A JPH01209731A JP H01209731 A JPH01209731 A JP H01209731A JP 63036068 A JP63036068 A JP 63036068A JP 3606888 A JP3606888 A JP 3606888A JP H01209731 A JPH01209731 A JP H01209731A
Authority
JP
Japan
Prior art keywords
mat
conductive
conductive mat
die
chip
Prior art date
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Pending
Application number
JP63036068A
Other languages
English (en)
Inventor
Mitsuharu Ishibashi
光治 石橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPH01209731A publication Critical patent/JPH01209731A/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H10W72/884—Die-attach connectors and bond wires

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  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 し産業上の利用分野］ この発明は半導体の組立て方法に関するものである。
［従来の技術］ 第６図、第７図は従来の半導体装置のプラスチックパッ
ケージの内部構成を示す側面図、第８図はモールド樹脂
で封止した後の構成を示す破砕斜視図である。
図において、フレーム（７）の中央部にはダイパット（
３）があり、その上にロー材（６）を介してチップ（２
）を接着し、チップ（２）とリード（４）を配線（５）
で接続し、モールド樹脂（８）で覆う。第６図と第７図
の相違は第７図の方がチップ（２）が大きく、したがっ
てダイパット（３）　も大きい場合を示す。
次にパッケージの組立てについて説明する。
ウェハプロセスが完了したウェハは、ウェハテストされ
、組立て工程に送付される。上記ウェハは組立て工程で
、ダイシングされ、個々のチップ（２）に分割される。
分割されたチップ（２）は、ダイパット（３）にロー材
（６）を介して接着され、リード（４）　と配ａ（５）
により接続され、モールド樹脂（８）でチップ（２）配
線（５）等を覆い外気と遮断する。
次にリード（４）が正規の形状に曲げられ、第８図に示
す斜視図のごとくなり、さらにモールド樹脂（８）に品
種名等が印刷されて組立てが完了する。
［発明が解決しようとする課題］ 従来の組立て工程は以上のように製品が流れるが同一ピ
ン数のパッケージでもチップサイズが大きくなると新し
いフレーム開発が必要となり、多種にわたるフレームが
存在しフレーム開発、フレ−ム金額が多大であった。
この発明は上記のような問題を解消するためになされた
もので、ダイパットの上にチップサイズに応じて、非導
電性マットを敷くことにより同一フレームで多品種にわ
たるサイズのチップをダイボンドすることができること
を目的としている。
［課題を解決するための手段］ この発明に係る非導電性マットはチップサイズが大きく
なフても、ダイパットの上に敷くだけで同一フレームで
多品種をまかなうことができるようにしたものである。
［作用］ この発明における非導電性マットは、ダイパットの上に
敷き、その上にチップをロー材を介してダイボンドする
。
［実施例］ 以下この発明の一実施例について説明する。
第１図は半導体装置のプラスチックパッケージの内部構
成を示す断面図である。図において（２）〜（７）は第
６図の従来例で説明したものと同等であるので説明の重
複を避ける。ダイパット（３）の上に非導電性マット（
１）を敷いてその上にロー材（６）を乗せ、チップ（２
）をダイボンドする。したがって、非導電性マット（１
）の大きさを適切に選択することにより同一のフレーム
（７）で多品種のチップ（２）のダイボンドが可能とな
る。なお、非導電性マット（１）はポリイミド系などの
非導体材料を用いる。
第２図はこの発明の半導体装置の製造方法を示すフロー
チャートである。ウェハプロセス、ウェハテスト工程が
完了したウェハは、組立工程のダイシングに役人され個
々のチップ（２）に分割される。ダイボンド工程、又は
ダイボンド前にダイパット（３）の中心に第３図の斜視
図に示す非４電性マツト（１）を敷き、その上にロー材
（６）を乗せチップ（２）をロー材を介して接着させる
ことによりダイボンド工程を終る。以下、フローチャー
トに示すとおり、ワイヤボンド、モールド、リードカッ
トベンド及びマーキングの各工程を経て組立てを終了す
る。非導電性マット（１）は第４図のように非導電マッ
ト（１）の下にロー材（６）を貼ったもの、また、第５
図のように上下にロー材（６）を貼ったものも考えられ
る。なお、上記実施例ではプラスチックパッケージにつ
いて説明したが、セラミックパッケージ、ハイブリッド
ｔＣ等半導体全般に適用できる。
［発明の効果］ 以上のように、この発明によればダイパットの上に非導
電性マット（１）を敷くことによって、一つのフレーム
で多品枝のチップをダイボンドすることができるので、
フレーム開発の手間が省略でき、フレームの種類も最小
限となり大きな効果がある。
【図面の簡単な説明】
第１図ないし第５図はこの発明の一実施例による半導体
装置の製造方法に係る図で、第１図はプラスチックパッ
ケージの内部構成を示す断面図、第２図は製造方法を示
すフローチャート、第３図は非導電性マットの斜視図、
第４図は非導電性マットの上面図と側面図で、非導電性
マットの下にロー材を貼ったもの、第５図は非導電性マ
ットの上面図と側面図で、非導電性マットの上下にロー
材を貼ったもの、第６図ないし第８図は従来の半導体装
置に係る図で、第６図及び第７図はチップサイズの大き
さの相違に伴うプラスチックパッケージの内部構成の相
違を示す断面図、第８図はプラスチックパッケージのは
破砕斜視図である。

Claims (1)

    【特許請求の範囲】
  1. 　プラスチックパッケージのダイパットの上に非導電性
    マットを敷いたことを特徴とする半導体の製造方法。
JP63036068A 1988-02-18 1988-02-18 半導体の製造方法 Pending JPH01209731A (ja)

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JP63036068A JPH01209731A (ja) 1988-02-18 1988-02-18 半導体の製造方法

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JP63036068A JPH01209731A (ja) 1988-02-18 1988-02-18 半導体の製造方法

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JPH01209731A true JPH01209731A (ja) 1989-08-23

Family

ID=12459410

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JP63036068A Pending JPH01209731A (ja) 1988-02-18 1988-02-18 半導体の製造方法

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5612360B2 (ja) * 1976-06-21 1981-03-20

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5612360B2 (ja) * 1976-06-21 1981-03-20

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