JPH01209755A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体基板上に設けられた溝にキャパシタを
形成した構成の半導体記憶装置およびその製造方法に関
するものである。

従来の技術 記憶容量がメガビットクラスの大容量ダイナミックラン
ダムアクセスメモリ（以後、ダイナミックメモリと記す
）では、素子数の大集積化にともない半導体記憶素子（
以後メモリセルと記す）１個あたりの面積が小さくなり
、メモリセルの容量を確保するために、従来の基板表面
に形成したブレーナキャパシタに代わり、半導体基板に
複数個の溝を掘る３次元構造の溝形キャパシタ（トレン
チキャパシタ）が採用されてきている。

しかしながら、トレンチキャパシタをメモリセルとして
用いると容量部の実効面積増大に伴い、α線等の基板侵
入時に発生するキャリアが引き起こすメモリの誤動作（
いわゆるソフトエラー）と、各メモリセル間の電気的な
干渉によるメモリセル間リークが大きな問題点となる。

そこで、第５図に示すメモリセルのキャパシタ部の断面
図のように、不純物濃度が１０”／ｃ＋ｊの半導体基板
１の上に同程度の不純物濃度のエピタキシャル層を形成
し、このエピタキシャル層の表面より不純物を拡散させ
てウェル領域２を形成し、このウェル領域２の表面に素
子分離用の酸化膜６を形成し、この素子分離用酸化膜６
を挟んで溝３と３１を形成し、溝３と３１の内壁に容量
の誘電体となる絶縁膜４を形成し、絶縁膜４の上に容量
の電極５を形成し、この後ＭＯ８）ランジスタを形成す
る製造方法が提案されている。なお、図ではメモリセル
としてのトランジスタを省略した。例えば、このような
製造方法は、エッチ、イシウチ等の「サブミクロン　Ｃ
ＭＯＳ　　チクノロシーズ　フォー　４メガビツト　ダ
イナミック　ＲＡＭ、アイ　イーイーイー　インターナ
ツト、エレクトロン　デバイスミーティング　チク、デ
イグ、　　（Ｈ８ｌ５ｈｉｕｃｈｉｅｔａ１．−５ｕｂ
ｍｉｃｒｏｎ　ＣＭＯＳ　Ｔｅｃｈｎｏｌｏｇｉｅｓ　
ｆｏｒ　４　Ｍｅｇａｂｉｔ　　Ｄｙｎａｎ＋ｉｃ　　
ＲＡＭ−）　　ＩＥＥＥ　　Ｉｎｔｅｒｎａｔ、　　Ｅ
ｌｅｃｔｒｏｎ口ｅｖｉｃｅ　Ｍｅｅｔｉｎｇ　Ｔｅｃ
ｈ、ｔｌｉｇ、　）　Ｐ、Ｐ、７０６−７０９．１９８
５に記載されている。

このように不純物濃度を高（したウェル領域２の中に溝
形キャパシタ（トレンチキャパシタ）を形成することに
より、隣り合うキャパシタとキャパシタの間のメモリ動
作時の空乏層の延びに起因するパンチスルによるリーク
電流は空乏層の延びが抑えられることにより抑制される
。さらに酸化膜分離を用いることにより素子分離用酸化
膜６の下部にチャンネルストップとして導入される不純
物でさらに高濃度の不純物領域が形成され、基板表面を
流れるリーク電流が低減される。なお、低不純物濃度の
エピタキシャル層に不純物を拡散させて高濃度のウェル
領域２を形成するのは、エピタキシャル層全体の不純物
濃度を高濃度にすると、周辺回路の相補形ＭＯ８（ＣＭ
Ｏ３）化に際し、エピタキシャル層と反対導電形のウェ
ル領域を形成するとき、多量の不純物を導入する必要が
生じ、キャリアの移動度の低下などで良好なトランジス
タ特性が得られないためである。従って、メモリセル動
作用の周辺回路のトランジスタを形成するため、エピタ
キシャル層の不純物濃度はメモリセル間リークを抑える
ために必要なウェル領域の不純物濃度よりも低いことが
必要である。

発明が解決しようとする課題 ウェル領域２は表面近傍にイオン注入法あるいは熱拡散
法により不純物を導入し、続いて長時間の高温熱処理に
より所定の深さ、例えば５〜７μｍ程度にまで不純物を
拡散させることにより形成される。この場合、ウェル領
域２の表面からの基板内部への深さ方向の不純物濃度の
分布は、第６図に示すような分布となり、基板表面近傍
に比べ基板内部では１ケタ近（不純物の濃度が下がる。

従って、微細化に伴い容量確保のため４〜５μｍの深さ
に掘られた溝（トレンチ）底部でのキャパシタ間のパン
チスルーによるリーク電流は、空乏層の延びの抑制効果
が小さいことから、低減されない。また、メモリ動作時
のα線の基板への侵入により発生したキャリアによって
引き起こされるソフトエラーも問題となる。

課題を解決するための手段 本発明の半導体記憶装置はメモリセルを形成するウェル
領域が１〜５Ｘ１０／’ｅ１１Ｆの不純物濃度で、深さ
方向に均一な不純物濃度分布をなすとともにα線の基板
への侵入により発生したキャリアを消滅させるために、
半導体基板が極めて高い不純物濃度であるか、または半
導体基板の内部が多量の結晶欠陥を有しているものであ
る。

次に、半導体基板もしくは内部に多量の結晶欠陥を有す
る半導体基板の上に深さ方向に均一な不純物濃度分布を
有するウェル領域を形成するための本発明の半導体記憶
装置の製造方法は、一導電形の半導体基板もしくは高温
熱処理によって内部に多量の結晶欠陥を発生させた一導
電形の半導体基板に、同半導体基板と同一導電形でかつ
前記半導体基板に比べ低い不純物濃度のエピタキシャル
層を成長させる工程と、前記エピタキシャル層の半導体
記憶素子形成領域に表面から前記半導体基板と同一導電
形の不純物を導入し、高温熱処理によりエピタキシャル
層内部へ拡散させるとともに前記半導体基板からエピタ
キシャル層へ不純物を拡散させることにより、表面から
深さ方向に均一な不純物濃度を持つウェル領域を形成す
る工程と、同ウェル領域に複数個の溝を掘り、同溝にキ
ャパシタを形成し半導体記憶素子を形成する工程とを備
えたものである。

さらに、１０１８／ｃ−以上の高不純物濃度の半導体基
板の上に深さ方向に均一な不純物濃度分布を有するウェ
ル領域を形成するための本発明の半導体記憶装置の製造
方法は、一導電形で不純物の濃度が１０１８個／　ｃｉ
以上の半導体基板上に、不純物濃度が同半導体基板より
低い第１のエピタキシャル層を所定の膜厚で成長させる
工程と、前記第１のエピタキシャル層上に同第１のエピ
タキシャル層と同一導電形でかつ不純物濃度が前記第１
エピタキシャル層より低い第２のエピタキシャル層を成
長させる工程と、同第２のエピタキシャル層の半導体記
憶素子形成領域に表面から前記第２エピタキシャル層と
同一導電形の不純物を導入し、高温熱処理により前記第
２のエピタキシャル層内部へ拡散させるとともに、前記
第１のエピタキシャル層から第２エピタキシャル層へ不
純物を拡散させることにより、第２エピタキシャル層の
所定領域に表面から深さ方向に均一な不純物濃度を持つ
ウェル領域を形成する工程と、前記ウェル領域に複数個
の溝を掘り、同溝にキャパシタを形成して半導体記憶素
子を形成する工程とを備えたものである。

作用 深さ方向に均一な不純物濃度分布を持ち、かつ高不純物
濃度のウェル領域内に、溝形キャパシタを用いたメモリ
セルを形成するため、溝（トレンチ）の上部および底部
ともにパンチスルーによるメモリセル間リーク電流の発
生を抑えることができる。また半導体基板がウェル領域
より高不純物濃度の領域あるいは多量に結晶欠陥を有す
る領域のキャリア消滅層を持つため、α線により基板内
部に発生したキャリアのライフタイムが極めて短かくな
り、ソフトエラー耐性を向上させることができる。

実施例 本発明の半導体記憶装置およびその製造方法の実施例を
第１図に示した工程断面図と第２図に示した不純物濃度
プロファイルを参照して説明する。

まず、不純物濃度が２〜３　Ｘ　１０１６ｃ＋ａ−”、
酸素濃度がｌ　Ｘ　１０”Ｃａ１−’以上の半導体基板
を用意する（第１図ｇ）。あるいは上記半導体基板１と
同一条件の半導体基板１にイントリンシックゲッタリン
グ処理（ＩＧ熱処理と呼ばれる３段階の熱処理（１１０
０〜１２００℃で２〜４時間、７００〜８００℃で４〜
２０時間、９００〜１０００℃で６〜１０時間）を不活
性性ガス雰囲気あるいは酸化雰囲気で行い、基板表面付
近は無欠陥層に基板内部には高密度の結晶欠陥領域１２
を発生させる（第１図ａ’）。次に、上記第１図ａもし
くはａｏの半導体基板１の上に半導体基板１と同一導電
形で１〜２　Ｘ　１０１ＳＣ１ｌ−’の不純物濃度のエ
ピタキシャル層７を５〜７μｍの厚さに成長させる（第
１図ｂ）。次に、エピタキシャル層７の表面に酸化膜８
を形成し、フォトリングラフィを使ってパターニングを
行いウェル領域形成領域に開口を設ける。そして、開口
よりイオン注入法で半導体基板１と同一導電形の不純物
を１．０〜１．５×１０１３０１１−”のドーズ量でイ
オン９を注入する（第１図ｇ）。

次に、ウェルドライブインと呼ばれる高温熱処理を１１
５０〜１２００℃の温度で数時間行い、注入した不純物
を内部に拡散させると同時に、半導体基板ｌ側からもエ
ピタキシャル層７への外方拡散によりエピタキシャル層
７へ不純物を拡散させる（第１図ｄ）。なお矢印は、不
純物の拡散方向を示す。

この結果、深さ方向の不純物の濃度分布が第２図に示す
ように、均一な不純物濃度を持つウェル領域２が形成さ
れる（第１図ｇ）。引き続き、素子分離用酸化膜６の形
成、反応性イオンエツチング（ＲＩＥ）のドライエツチ
ングによる基板への溝掘り、溝３と３１の内壁への不純
物のドーピング、容量の誘電体となる絶縁膜４の形成、
多結晶シリコンによるセルプレート電極５の形成、溝の
埋め返し等の各工程を経て、メモリセル用のキャパシタ
を形成する（第１図ｇ）。この後、トランジスタ形成工
程および、配線工程を行い、ダイナミックメモリを形成
する。なお、トランジスタと配線は図面を簡単にするた
めに省略する。

このようにして形成されたダイナミックメモリは、不純
物濃度２〜３×１０１６／ｃＩ１１で、不純物濃度分布
が均一なウェル領域をもった構造となる。

また半導体基板が多量の結晶欠陥を有する構成とするこ
ともできる。

次に、半導体基板が高不純物濃度で、ウェル領域が半導
体基板より不純物濃度が低く均一な不純物濃度分布を有
する本発明の半導体記憶装置およびその製造方法の実施
例を第３図に示した工程断面図と第４図に示した不純物
濃度プロファイルを参照して説明する。

不純物濃度が１０１８／ｃ−以上の半導体基板ｌの上に
、不純物濃度が２〜３　Ｘ　１０”／ｃｄで、膜厚が７
〜９μｍの第１のエピタキシャル層１０を成長させる（
第３図ｇ）。次に、第１エピタキシャル層１０と同一導
電形で不純物濃度が１〜２ＸＩＯ”／ｃ−で、膜厚が５
〜７μｍの第２のエピタキシャル層１１を成長させる（
第１図ｂ）。このときの不純物の濃度分布を第４図ｇに
示す。このときは図に示すように不純物濃度分布は階段
状になっている。次に、第２のエピタキシャル層１１の
表面に熱酸化膜８を成長させ、フォトリソグラフィを使
ったバターニング工程を行い、ウェル領域形成領域に開
口を設け、この開口よりイオン注入法で第２のエピタキ
シャル層１１へこれと同一導電形の不純物を１．０〜１
．５　Ｘ　Ｉ　ＯＩ３／ｃｎｆのドーズ量でイオン９を
注入する（第１図ｇ）。

次に、ウェルドライブインと呼ばれる高温熱処理を１１
５０〜１２００℃の温度で数時間行い、第３図Ｃで注入
した不純物を内部に拡散させるのと同時に、第１エピタ
キシャル層１０から第２エピタキシャル層１１へ外方拡
散により不純物を拡散させる。（第３図ｄ）。この結果
、第４図すに示すように、ウェル領域の表面から深さ方
向への不純物濃度分布は均一となり、不純物濃度は２〜
３　Ｘ　１０１”／Ｃ−となる。このようにして第２の
エピタキシャル層１１の中に不純物濃度分布が均一なウ
ェル領域２が形成される（第３図ｅ）。

これに引き続き素子分離用の酸化膜６の形成、ＲＩＥド
ライエツチング法による基板への溝掘り、溝３と３１の
内壁への不純物のドーピング、容量の誘電体となる絶縁
膜４の形成、多結晶シリコンによるセルプレート電極５
の形成、溝の埋め戻し等の各工程を経てメモリセル用の
キャパシタを形成する（第４図ｆ）。この後、トランジ
スタ形成工程および配線工程等の通常の集積回路製造法
の各工程へ経て、メモリセルを形成する。なお、トラン
ジスタと配線は図面を簡単にするために省略する。

このようにして形成されたダイナミックメモリは不純物
濃度が２〜３×１０１６／ｃ−で、不純物濃度分布が均
一なウェル領域と高不純物濃度の半導体基板を備えた構
造となる。なお、実施例ではウェル領域の不純物濃度を
２〜３Ｘ１０Ｉ６／ｃ−としたが、この値が最適である
が、これよりずれてもよく１〜５×１０１６／ｃ−の範
囲であれば効果がある。なお、不純物濃度を５　Ｘ　１
０”／ｃｄ以上にできないのは、ウェル領域にこの後メ
モリセル用のトランジスタを形成するためである。

発明の効果 以上のように本発明によれば、メモリセルの構成部分で
ある溝形キャパシタを深さ方向に均一な不純物濃度を持
ち、かつ不純物濃度が１〜５Ｘ１０１６／ｃ−のウェル
領域内に作り込むことができるため、メモリセル間リー
クが低減できる。また半導体基板を高不純物濃度にした
り、あるいは半導体基板が多量の結晶欠陥を有すること
ができるため、この領域がキャリア消滅領域として働き
、ソフトエラー耐性を向上させることができる。この結
果、良好な特性のメモリセルが実現できる。

【図面の簡単な説明】

第１図は本発明の半導体記憶装置とその製造方法を示す
工程断面図、第２図は第１図により形成されたウェル領
域と半導体基板の不純物濃度プロファイル、第３図は本
発明の別の半導体記憶装置とその製造方法を示す工程断
面図、第４図は第３図により形成されるウェル領域と半
導体基板の不純物濃度プロファイル、第５図は従来の半
導体記憶装置の断面図、第６図は第５図に示したウェル
領域と半導体基板の不純物濃度プロファイルである。 １・・・・・・半導体基板、２・・・・・・ウェル領域
、３，３１・・・・・・溝（トレンチ）、４・・・・・
・絶縁膜、５・・・・・・セルプレート電極、６・・・
・・・素子分離用酸化膜、７・・・・・・エピタキシャ
ル層、８・・・・・・酸化膜、９・・・・・・イオン、
１０・・・・・・第１エピタキシャル層、１１・・・・
・・第２エピタキシャル層、１２・・・・・・結晶欠陥
領域。 代理人の氏名　弁理士　中尾敏男　はか１名ｌ−−羊導
依墓裁 １Ｏ−２ｌ工ビり４発ン、ルジ１ ＼ｂＣｏ（＞〜 へ啜 城　　　　　　　ｄ　　　　　　　　　−ｄ−Ｑ　　　
　　　　　　　　　　　　（ｊ＊　　　　　、。 ０　　　　　艮　　　狽 ？−−−フェル基板 ３．３／　−一一溝 ４−４縁項 、５−−−ｅルプレート電ｔ ６−ｉ子改ト“賞陰Ｊ口重髪イしＡ；（ｔＯ−＠）工じ
°ダキシ警ｌ 第４図 眉 域状表面自らの匝離 ＸＲ表館から、、距苔亀 手続補正書鴎式） ｌ事件の表示 昭和６３年特許願第３５７６Ｂ号 ２発明の名称 半導体記憶装置とその製造方法 ３補正をする者 事件との関係　　　　　　特　　　許　　　出　　　願
　　人住　所　　大阪府門真市大字門真１００６番地名
　称　（５８４）松下電子工業株式会社代表省　　　　
金　　澤　　二　三　男４代理人　〒５７１ 住　所　　大阪府門真市大字門真１００６番地松下電器
産業株式会社内 図面 ７、補正の内容 （１）　　願書を別紙のとおりに補正します。 （２）　　図面の第１図及び第６図を別紙のとおりに補
正します。 トー千輯イネ基板 １−一−千慕体１灰 第６図 面　　　　基扱表面力・らの距飄 手続補正書輸発） 昭和６３年６　月　１７日 １事件の表示 昭和６３年特許願第３５７６８　　号 ２発明の名称 半導体記憶装置とその製造方法 ３補正をする者 事件との関係　　　　　　特　　許　　出　　願人化　
所　　大阪府門真市大字門真１００６番地名　称　（５
８４）松下電子工業株式会社代表者　　　　金　　澤　
　二　三　男４代理人　〒５７１ 住　所　　大阪府門真市大字門真１００６番地松下電器
産業株式会社内 ６補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書の第１２頁第３行目の［第１図、／Ｊを「
第１図ｂ」に補正します。 （２）同第１２頁第７行目の「第１図ｂ」を「第１図Ｃ
」に補正します。 （３）同第１２頁第１２行〜第１３行目の「第１図Ｃ」
を「第１図ｄ」に補正します。 （４）同第１２頁第１９行目の「第１図ｄ」を「第１図
ｅ」に補正します。 （５）同第１３頁第３行目の「第１図ｅ」を「第１図ｆ
」に補正します。 （６）同第１４頁第１１行目の「第１図ｂ」を「第３図
ｂ」に補正します。 （′７）同第１４頁第２Ｑ行目の「第１図Ｃ」を「第３
図Ｃ」に補正します。 （８）同第１５頁第１８行目の］゛第４図ｆ」を「第３
図ｆ」に補正します。

Claims (7)

【特許請求の範囲】
1. （１）半導体基板と、同半導体基板の上に形成されたウ
   ェル領域と、同ウェル領域内に形成された溝形キャパシ
   タを用いた記憶素子とを備えるとともに、前記ウェル領
   域の不純物濃度分布が均一で、不純物濃度が１〜５×１
   ０＾１＾６ｃｍ＾−＾３であることを特徴とする半導体
   記憶装置。
2. （２）半導体基板の不純物濃度がウェル領域の不純物濃
   度と等しいことを特徴とする請求項１記載の半導体記憶
   装置。
3. （３）半導体基板の不純物濃度がウェル領域の不純物濃
   度より高いことを特徴とする請求項１記載の半導体記憶
   装置。
4. （４）半導体基板の内部がイントリンシックゲッタリン
   グにより多量の結晶欠陥を有することを特徴とする請求
   項１記載の半導体記憶装置。
5. （５）一導電形の半導体基板に、同半導体基板と同一導
   電形でかつ前記半導体基板に比べ低い不純物濃度のエピ
   タキシャル層を成長させる工程と、前記エピタキシャル
   層の半導体記憶素子形成領域に表面から前記半導体基板
   と同一導電形の不純物を高温熱処理によりエピタキシャ
   ル層内部へ拡散させるとともに前記半導体基板からエピ
   タキシャル層へ不純物を拡散させることにより、表面か
   ら深さ方向に均一な不純物濃度を持つウェル領域を形成
   する工程と、同ウェル領域に複数個の溝を掘り、同溝に
   キャパシタを形成して半導体記憶素子を形成する工程と
   を備えたことを特徴とする半導体記憶装置の製造方法。
6. （６）高不純物濃度で、一導電形の半導体基板上に、不
   純物濃度が同半導体基板より低い第１のエピタキシャル
   層を所定の膜厚で成長させる工程と、前記第１のエピタ
   キシャル層上に同第１のエピタキシャル層と同一導電形
   でかつ不純物濃度が前記第１エピタキシャル層より低い
   第２のエピタキシャル層を成長させる工程と、同第２の
   エピタキシャル層の半導体記憶素子形成領域に表面から
   前記第２エピタキシャル層と同一導電形の不純物を導入
   し、高温熱処理により前記第２のエピタキシャル層内部
   へ拡散させるとともに、前記第１のエピタキシャル層か
   ら第２エピタキシャル層へ不純物を拡散させることによ
   り、第２エピタキシャル層の所定領域に表面から深さ方
   向に均一な不純物濃度を持つウェル領域を形成する工程
   と、前記ウェル領域に複数個の溝を掘り、同溝にキャパ
   シタを形成して半導体記憶素子を形成する工程とを備え
   たことを特徴とする半導体記憶装置の製造方法。
7. （７）一導電形の半導体基板の内部にのみ多量の結晶欠
   陥を発生させる高温熱処理を行う工程と、前記半導体基
   板と同一導電形でかつ前記半導体基板に比べ不純物濃度
   が低いエピタキシャル層を成長させる工程と、前記エピ
   タキシャル層の半導体記憶素子形成領域に表面から前記
   半導体基板と同一導電形の不純物を高温熱処理によりエ
   ピタキシャル層内部へ拡散させるとともに、半導体基板
   からエピタキシャル層へ不純物を拡散させることにより
   表面から深さ方向に均一な不純物濃度を持つウェル領域
   を形成する工程と、前記ウェル領域に複数個の溝を掘り
   、同溝にキャパシタを形成して半導体記憶素子を形成す
   る工程とを備えたことを特徴とする半導体記憶装置の製
   造方法。