JPH01212080A - 子画面表示回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はテレビジョン受像機の親画面上に子画面を重畳
させるための子画面表示回路に関する。

〈従来の技術） テレビジョン受像機の画面（１１画面）に別の画面（子
画面）を挿入する２ｊｌｊ面テレビジョン受ｍ機におい
て、子画面を親画面に挿入するには、子画面のビデオ信
号を圧縮し、親画面と同期をとって再生する必要がある
。この為、アナログ信号であるビデオ信すをサンプリン
グし且つｆイジタル信号に変換（Ａ／Ｄ変換）し、ディ
ジタル化したビデオ信りを子画面信号とすべく１フィー
ルド毎にフィールドメモリに記憶する操作を行う。親画
面の一部に挿入される子画面の大きさは、子画面となる
ビデオ信号を上記フィールドメモリに対して書込み、読
出すクロック周波数を変えることで任意に決定すること
ができる。

従来例の子画面表示回路は第４図に示すように構成され
ている。子画面用ビデオ信号はビデオクロマ処理回路１
にてＩｉ度倍信号−Ｙ）及び色差信号（Ｒ−Ｙ、Ｂ−Ｙ
）に変換され、マルチプレクサ−３に送られる。また、
同時に子画面用ビデオ信号から同期分離回路２にて水平
周期の信号ＰＨＤ及び垂直周期の信ＭＰＶＤを取出し、
子画面信号コントロール回路６に送られる。なお、これ
らの信号ＰＨＤ及びＰＶＤはフィールドメモリ１０に対
する書込みアドレスのカウント信号として使用する。一
方、マルチプレクサ−３に入力されるｌ！ｆ度信丹（−
Ｙ）及び色差信号（Ｒ−Ｙ、Ｂ−Ｙ）は子画面コントロ
ール回路６からの切換信号ＤＳＹ、ＤＳＲ，及びＤＳＢ
により、−Ｙ、Ｒ−Ｙ。

−Ｙ、Ｂ−Ｙの順で時分割的にＡ／Ｄ変挽回路４に送ら
れ、ここでディジタル信号に変換され、子画面コントロ
ール回路６に送られる。そして、子画面信号コントロー
ル回路６はフィールドメモリ１０ヘデイジタル信号化さ
れた輝度信号データ及び色差信号データを書込む。なお
、Ａ／Ｄ変挽回路４及びマルチプレクサ−３に対しては
子画面信号コントロール回路６か、らサンプリングクロ
ックＰＣＫが供給される。子画面の表示オン／オフ及び
親画面上での表示位置はＣＰＵ　（中央処理装置）５か
ら子画面信号コントロール回路６へ送られるコントロー
ルデータによって決定される。フィールドメモリ１０か
ら読出されたデータは、Ｄ／Ａ変換回路７，８．９に入
力され、アナログのｔ！ｉＬｆ及び色差信号に変換され
、親／子画面信号切換回路１１へ送られる。そして、子
画面の表示期間のみ、子画面信号コントロール回路６か
らの切換信号ＹＳにより子画面信号側に回路１１を切換
え、図示しないＣＲＴドライブ回路へ子画面の輝度及　
　　・び色差信号が送られる。

次に、第４図の回路動作を第５図〜第８図を参照しなが
ら概略的に説明する。

第５図は上記フィールドメモリ１０のマツプを示すもの
で、アドレスは１３ビツトで構成され、上位７ビツト（
ＡＡ６〜ＡＡ１２）は子画面用ビデオ信号の垂直周期内
の位置を決め、下位６ビツト（ＡＡＯ−ＡＡ５）は子画
面ビデオ信号の水平周期内のの位にを決める。また、更
に上位７ビツトの最下位ビット（ＡＡ６）が１であるア
ドレスには子画面用ビデオ信りの第１フィールドが書込
まれ、０であるアドレスには第２フィールドが書込まれ
ている。

第６図は上記フィールドメモリ１０に記憶されているデ
ータフォーマットを示すもので、フィールドメモリ１０
には１アドレス当たり１６ビツトのデータが書込まれて
おり、第１フィールドのデータとしては同図（ａ）に示
すように５ビツトのＹｌ、５ビツトのＹ２及び６ビツト
のＲ−Ｙが書込まれ、第２フィールドのデータとしては
同図（ｂ）に示すように５ビツトのＹｌ、５ビツトのＹ
２及び６ビツトのＢ−Ｙが書込まれている。

次に、上記フィールドメモリ１０に対する水平周期の自
込みタイミング及び垂直周期の内込みタイミングについ
て説明する。

第７図は水平周期のフィー４レドメモリへの自込みタイ
ミングを示すらので、フィールドメモリ１０のアドレス
下位ビット（ＡＡＯ−ＡＡ５）は水平周期の信号ＰＨＤ
の立下がりのタイミングでリセットがかかり、Ａ／Ｄ変
換回路４に対するサンプリングクロック°ＰＣＫによっ
てその数個毎にアドレス下位６ビツトは１カウントアツ
プされる。

図では、クロックＰＣＫの４個毎にアドレスカウンタが
ｎ、ｎ＋１．ｎ＋２．・・・とカウントアツプされてい
る。そして、マルチプレクサ−３を時分割に切換える為
の切換信号ＤＳＹ、ＤＳＲ，ＤＳＢもクロックＰＣＫに
同期しており、アドレスカウンタにて指定されたフィー
ルドメモリのアドレスへマルチプレクサ−３からの入力
データ（Ｙｌ。

Ｒ−Ｙ、Ｙ２　、Ｂ−Ｙ）が書込まれる。

第８図は垂直周期のフィールドメモリへの書込みタイミ
ングを示すもので、フィールドメモリ１０のアドレス上
位７ビツト（ＡＡ６〜ＡΔ１２）は垂直周期の信ＱＰＶ
Ｄの立下がりのタイミングによって、第１フィールドデ
ータの書込みの場合は０１に、第２フィールドデータの
♂込みの場合は００にプリセット又はリセットされ、水
平周期の信号Ｐ　ＨＤに同期したカウンタクロックにて
アドレスカウンタをカウントアツプする。図では、カウ
ンタクロック３個毎にアドレスカウンタをｍ。

ｍ＋１．・・・とカウントアツプしている。即ち、子画
面信号のフィールドメモリ１０への自込みは走査線数本
に１本（例えば子画面が親画面に対して１／９サイズの
ときは走査線３本に１本）の割合で行うので、水平周期
の信号ＰＨＤが数周期（１／９画面のときは３周期）入
力される毎に、アドレス上位７ビツトは゛１カウントア
ツプされることになる。なお、指定のアドレスへのデー
タ内込みは、カウンタクロックに同期した第１．第２フ
ィールドについての書込みイネーブル信号（子画面信号
コントロール回路６にて作成される）を用いて行なわれ
る。

次に、子画面を親画面上に表示させる場合について説明
する。前述した如く、子画面の表示オン／オフ及び親画
面上での表示位置はＣＰＵ５から子画面信号コントロー
ル回路６へ送られるコントロールデータによって決定さ
れる。子画面信号コントロール回路６がＣＰＵ５により
子画面表示オンの指令を受けると、コントロールデータ
内の水平及び垂直の表示位置データを表示アドレスレジ
スタにロードする一一方、親画面の水平同期信号ＲＨＯ
及び垂直同期信号ＲＶＤにより、親画面上にて電子ビー
ムがスキャンしている位置をカウントし、このカウント
値と表示アドレスレジスタ内の値が一致した時、表示を
開始する。子画面の表示が開始された時、子画面信号コ
ントロール回路６はフィールドメモリ１０に対するデー
タの読出し及び書込み処理を第９図に示す如く時分割的
に行っている。第９図は読出しクロックＲＣＫの周期を
Ｔ（フィールドメモリ１０のアクセスタイムに等しい）
とした場合のフィールドメモリ１０に対する読出し及び
書込みタイミングを示すもので、アドレスバスにおける
読出し及び書込みアドレス（Ｒ八、ＷＡ）は読出しクロ
ックＲＣＫの１周期毎に交互に切換ねり、また読出し及
び書込みデータ（ＲＤ、ＷＤ）もクロックＲＣＫに同期
して交互に切換ねる。そして・、Ｄ／Ａ変換回路７．８
゜９へは子画面表示データとして図示の如き輝度データ
及び色差データが送られる。

ところで、子画面の水平解像度を上げるには、Ａ／Ｄ変
挽回路４へのサンプリングクロックの周波数を高くすれ
ばよいが、そうするとスプリアスの発生と、子画面信号
コントロール回路６内のゲ゛−トの遅延時間等の問題で
、クロックの周波数が制限され、更にサンプリングの回
数が増えることにより、子画面信号の情報量が増え、メ
モリ容量を増やさなければならないという問題点が発生
する。

（発明が解決しようとするｌ１ｆｆｌ）上記の如く、従
来の回路では、子画面の水平　゛解ｍ度を上げようとす
ると、子画面信号のサンプリングクロックの周波数を高
くしなければならないが、その場合スプリアスの発生と
ゲートの遅延時間、及びメモリ容量の制約からクロック
周波数を簡単に高くできないという問題があった。

そこで、本発明は上記の問題を除去する為のもので、子
画面信号のサンプリングクロックの周波数を高めなくて
も、水平解像度を向上させることができる子画面表示回
路を提供することを目的とするものである。

［発明の構成］ （１題を解決するための手段） 本発明の子画面表示回路は、親画面信号の第１フィール
ドと第２フィールドを判定するフィールド判定手段と、
その判定結果に基づいて子画面用のビデオ信号を記憶し
たフィールドメモリの読出しり０ツクを親画面信号の第
１フィールドと第２フィールドとで半周期ずつずらす遅
延手段とを設けて、子画面信号表示タイミングを第１フ
ィールドと第２フィールドで半周期ずらすようにしたも
のである。

（作用） 本発明においては、子画面の第１フィールドの両ｉ　ｆ
ａ　ｌ１ｌｉｌをΔｔとしたとき、第２フィールドの画
素をΔｔ／２だけタイミングをずらして表示させること
ができ、子画面信号のサンプリングクロックの周波数を
高めなくても、見掛は上の水平解像度が向上する。

（実施例） 以下、図面に示した実施例に基づいて本発明を説明する
。

第１図は本発明の子画面表示回路の一実施例を示すブロ
ック因である。

この図おいて、第４図と同一機能を有する部分には同符
すを付しである。符号６ａはこの実施例の子画面信号コ
ントロール回路であり、図ではフィールドメモリ１０の
アクセスに関係ある部分のみを抜出しである。即ち、回
路６ａは、メモリアクセス部６１と、インバータ６２と
、スイッチ６３と、第１／第２フィールド判定回路６４
を有して構成されている。メモリアクセス部６１は子画
面の水平、垂直同期信＠ＰＨＤ、ＰＶＤ及びサンプリン
グクロックＰＣＫによりフィールドメモリ１０への自込
みアドレスをカウントし、指定されたアドレスに子画面
データを書込んでいる。一方、子画面を親画面に表示す
る場−合、メモリアクセス部３は親画面の水平、垂直同
期信号Ｒ，ＨＤ、ＲＶ、Ｄ及び読出しクロックＲＣＫに
よりフィールドメモリ１０からの読出しアドレスをカウ
ンタし、指定されたアドレスから子画面データを取込み
、このデータを輝度データと色差データに分け、Ｄ／Ａ
変換回路７．８及び９へ送出する。なお、メモリアクセ
ス部３は読出しクロックＲＣＫの立上がりによってフィ
ールドメモリ１０に対するデータ読出しアドレス設定と
、我込みアドレス設定を交互に行っている。そこで、本
考案の実施例では、第１／第２フィールド判定回路６４
で親画面（ｉ号の第１．第２フィールドの別を判定し、
第１フィールドを判定した場合にはスイッチ６３を左側
端子Ｓ１に設定し、第２フィールドを判定した場合には
右側端子Ｓ２に設定する。スイッチ５に入力される読出
しクロックＲＣＫは、第１フィールドの時はそのままメ
モリアクセス部６１に供給され１第２フィールドの時は
インバータ６２を通してメモリアクセス部６１に供給さ
れる。従って、第１フィールドと第２フィールドで、読
出しクロックＲＣＫの位相が反転するようにしている・
このようにすると、続出しクロックＲＣＫの周期をＴと
したとき、第１フィールドと第２フィールドで読出しク
ロックＲＣＫの立上がりがＴ／２ずれる為、フィールド
メモリ１０からの読出しタイミング、及びＤ／Ａ変換回
路７．８．９への送信タイミングもＴ／２ずれることに
なる。なお、Ｄ／Ａ変換回路７．８．９ではアナログの
輝度および色差信号（−Ｙ、Ｒ−Ｙ、Ｂ−Ｙ）に変換さ
れ、第４図に示したｔＡ／子画面信号切換回路１１に送
られ、切換信号ＹＳによって親画面と子画面を切換えて
、子画面を親画面に重畳する。

次に、上記回路の動作を第２図及び第３図参照して説明
する。第２図は第１図の動作説明用タイミノグチ１？−
トで、第１フィールドと第２フィールドにおけるフィー
ルドメモリ１０のアクセスタイミング、及びＤ／Ａ変換
回路７．８．９への送信タイミングを示している。前述
した如く、メモリアクセス部３は読出しり・ロックＲＣ
Ｋの立上がりによってフィールドメモーリ１０に対する
データ読出しアドレス設定と、書込みアドレス設定を交
互に行っており、しかも第１フィールドと第２フィール
ドで読出しクロックＲＣＫの位相が反転している。図で
は、ＲＣＫ、ＲＣＫで示している。

第１フィールドで°は、１１出しクロックＲＣＫの立上
がりに同期してアドレス（ＲＡ、ＷＡ）の読出し及び自
込みを交互に行う一方、輝度及び色差信号のデータ（Ｒ
Ｄ、ＷＤ）の読出し及び書込みも交互に行っている。ま
た、第２フィールドでは、クロックＲＣＫの立上がりに
同期してアドレス（ＲＡ、Ｗλ）及びデータ（ＲＤ、Ｗ
Ｄ）の読出し及び書込みを行っている。読出しクロック
ＲＣＫの周期Ｔは子画面の１走査線上の画素間隔に等し
り、読出しクロックＲＣＫのデユーティ比（１周期Ｔ内
のハイレベル期間とＯ−レベル期間の比）を１：１とす
ると、第１フィールドと第２フィールドで読出しクロッ
クＲＣＫ、ＲＣＫの立上がりがＴ／２ずれている。この
結果、フィールドメモリ１０からの読出しタイミング及
びＤ／Ａ変換口路７．８．９への子画面表示データの送
信タイミングもＴ／２ずれるので、第３図に示すように
子画面の第１フィールドの１走査線上の隣合う画素間の
申開に第２フィールドの画素を表示させることができ、
見掛は上の水平解像度を向上させることができる。

［発明の効果］ 以上述べたように本発明によれば、Ａ／Ｄ変挽回路のサ
ンプリングクロッ９周波数を高くすることなく、見掛は
上の水平解像度を向上させることができるので、スプリ
アスの発生、りＯツク発生回路内のゲート遅延時間の問
題を生じる虞れがない。また、サンプリングの回数は同
じであるので、フィールドメモリのアクセスタイム及び
メモリ容量を増やす必要はない。

【図面の簡単な説明】

第１図は本発明の子画面表示回路の要部の一実施例を示
すブロック図、第２図は第１図の回路動作を説明するタ
イミングチＶ−ト、第３図は第１因の回路による子画面
表示を説明する説明図、第４図は従来の子画面表示回路
のブロック図、第５図は第１図のフィールドメモリのマ
ツプを示す説明図、第６図はフィールドメモリに記憶さ
れているデータフォーマットの説明図、第７図は水平周
期のフィールドメモリへの自込みタイミングを示づ説明
図、第８図は垂直周期のフィールドメモリへの自込みタ
イミングを示す説明図、第９図はフィールドメモリに対
するアドレス及びデータの読出し及び書込みのタイミン
グを説明する説明図である。 １・・・ビデオクロマ処理回路、２・・・同期分離回路
、３・・・マルチプレクサ−１４・・・Ａ／Ｄ変換口路
、５−ＣＰ　Ｕ　。 ６ａ・・・千両面信号コントロール回路、７．８．９−
Ｄ／Ａ変換回路、 １０・・・フィールドメモリ、 １１・・・１１７子画面信号切換回路、６１・・・メモ
リアクセス部、６２・・・インバータ、６３−・・スイ
ッチング、 ６４−・・第１７第２フィールド判定回路。 第３図 ＡＡＯ へ Ａ５ 第５図 （０）　　第１フイールｋ （ｂ）　　　第２フィールｇ゛ 第６図

Claims (1)

1. 【特許請求の範囲】 Ａ／Ｄ変換されたビデオ信号をフィールドメモリに記憶
   させ、テレビジョン受像機の親画面にもう１枚の子画面
   を縮小して表示させる場合、フィールドメモリに記憶さ
   れたビデオ信号を読出しクロックに従って読出し、これ
   をＤ／Ａ変換し、親画面と子画面のビデオ信号を切換え
   、ＣＲＴドライブ回路にビデオ信号を送出すことにより
   、子画面を親画面に重畳させる子画面表示回路において
   、 親画面信号の第１フィールドと第２フィールドを判定す
   るフィールド判定手段と、 このフィールド判定手段からの判定信号に基づいて前記
   フィールドメモリの読出しクロックを親画面信号の第１
   フィールドと第２フィールドとで半周期ずつずらす遅延
   手段とを具備したことを特徴とする子画面表示回路。