JPH01212144A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH01212144A JPH01212144A JP63035194A JP3519488A JPH01212144A JP H01212144 A JPH01212144 A JP H01212144A JP 63035194 A JP63035194 A JP 63035194A JP 3519488 A JP3519488 A JP 3519488A JP H01212144 A JPH01212144 A JP H01212144A
- Authority
- JP
- Japan
- Prior art keywords
- packet
- page
- memory
- information
- linkage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、パケット交換方式によりデータの伝送を行な
うデータ処理装置に関する。
うデータ処理装置に関する。
（従来の技術）
従来、複数バーストからなるパケットを取扱うバッファ
管理及びパケットの送受信を行なうデータ処理装置にお
いては、バーストの大きさに分割されたバッファのメモ
リ領域（以下ｒページ」と称す）を１パケット分のペー
ジと関連付け、ソフトウェアでリストの手法によって送
受信を管理するようにしていた。
管理及びパケットの送受信を行なうデータ処理装置にお
いては、バーストの大きさに分割されたバッファのメモ
リ領域（以下ｒページ」と称す）を１パケット分のペー
ジと関連付け、ソフトウェアでリストの手法によって送
受信を管理するようにしていた。
（発明が解決しようとする課題）
したがって、ソフトウェアによる送受信管理である点か
ら処理速度に限界があり、高速にパケットを送受信する
システムにおいては、その動作速度の面で適用が困難で
あった。
ら処理速度に限界があり、高速にパケットを送受信する
システムにおいては、その動作速度の面で適用が困難で
あった。
本発明は上記のような実情に鑑みてなされたもので、複
数のバーストからなるパケットをより高速で送受信する
ことの可能なデータ処理装置を提供することを目的とす
る。
数のバーストからなるパケットをより高速で送受信する
ことの可能なデータ処理装置を提供することを目的とす
る。
［発明の構成］
（課題を解決するための手段）
本発明は、パケット受信部内に設けられ、受信されたパ
ケット情報をバーストに従うページ単位をもって格納す
るバッファメモリと、同じくパケット送信部内に設けら
れ、パケット受信部側から送られてくる先頭ページ番号
、入方路番号及びリンケージ情報を第１のページ管理情
報として保持する送信待ち用ＦＩＦＯメモリ、リンクさ
れるページとリンケージ情報を第２のページ管理情報と
して保持する複数のリンケージ用ＦＩＦＯメモリを備え
、パケット受信部側でパケットのバーストヘッダを検出
して、パケット送信部内の対応する上記ＦＩＦＯメモリ
に固有のページ管理情報を転送する一方、パケット送信
部側で上記各ＦＩＦＯメモリからのページ管理情報を基
に送信すべきページに対応するＦＩＦＯメモリを選択し
、取出したページ管理情報に従うアドレスを読出アドレ
スレジスタに転送し、上記バッファメモリをページ単位
で読出し制御するようにしたものである。
ケット情報をバーストに従うページ単位をもって格納す
るバッファメモリと、同じくパケット送信部内に設けら
れ、パケット受信部側から送られてくる先頭ページ番号
、入方路番号及びリンケージ情報を第１のページ管理情
報として保持する送信待ち用ＦＩＦＯメモリ、リンクさ
れるページとリンケージ情報を第２のページ管理情報と
して保持する複数のリンケージ用ＦＩＦＯメモリを備え
、パケット受信部側でパケットのバーストヘッダを検出
して、パケット送信部内の対応する上記ＦＩＦＯメモリ
に固有のページ管理情報を転送する一方、パケット送信
部側で上記各ＦＩＦＯメモリからのページ管理情報を基
に送信すべきページに対応するＦＩＦＯメモリを選択し
、取出したページ管理情報に従うアドレスを読出アドレ
スレジスタに転送し、上記バッファメモリをページ単位
で読出し制御するようにしたものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。
第２図に送受信されるパケットのフォーマットを示す。
同図で、１はひとつのロングパケット、２はロングパケ
ット１を構成するバースト、３はパケット先頭のバース
ト２において、そのバースト２がパケットの先頭である
ことを示す情報、４はバースト２がロングパケット１の
途中であり、後続のバースト２が存在することを示すリ
ンケージ情報、５はバースト２のスイッチングに使用さ
れる出方路の情報、６は前述の各情報３〜５を含むバー
ストヘッダである。
ット１を構成するバースト、３はパケット先頭のバース
ト２において、そのバースト２がパケットの先頭である
ことを示す情報、４はバースト２がロングパケット１の
途中であり、後続のバースト２が存在することを示すリ
ンケージ情報、５はバースト２のスイッチングに使用さ
れる出方路の情報、６は前述の各情報３〜５を含むバー
ストヘッダである。
次いで上記フォーマットのロングパケット１を送受信す
る回路の構成について第１図を用いて説明する。同図で
、７はＦＩＦＯメモリで構成され、バッファメモリの空
ページを管理する空ページ管理メモリ、８はバーストデ
ータをバッファメモリに書込むためのアドレスを指示す
る書込アドレスレジスタ、９は空ページ番号を空ページ
管理メモリ７から各方路の書込アドレスレジスタに転送
するためのバス、１００〜１０ｒＬは入方路０〜ｎに対
応するパケット受信部、１２はバッファメモリへの書込
アドレスバス、１３はバッファメモリ、１４はバースト
を保持したページ番号を出方路側に転送するバス、１５
はバースト中のバーストヘッダを検出し、出方路側の対
応するＦＩＦＯメモリにページ番号を転送するための制
御回路、１６はＦＩＦＯメモリで構成され、パケットの
先頭のバーストを保持したページ番号と、ロングパケッ
トの場合リンケージＦＩＦＯメモリを指定するための入
方路番号と後続のバーストが存在することを示す情報を
データとする送信待ちメモリ、１７ｏ〜１７ｒＬはそれ
ぞれＦＩＦＯメモリで構成され、入方路０〜ｎに対する
バーストリンケージ用のリンケージメモリ、１９はバー
ストデータをバッファメモリ１３から読出すためのアド
レスを指示する読出アドレスレジスタ、２０は読出アド
レスバス、２１は読出ページ番号を送信待ちメモリ１６
、リンケージメモリ１７．〜１７ｎから読出し、上記読
出アドレスレジスタ１９に転送するバス、２２はロング
パケット送信の場合、リンケージメモリ１７ｏ〜１７ｎ
を指定する入方路番号、２３．２４０〜２４ｎは後続バ
ーストが存在することを示すリンケージ情報、２６は送
信待ちメモリ１６とリンケージメモリ１７．〜１７ｎと
を切換えるための制御回路、２７ｏ〜２７ａは出方路０
〜ｎに対応するパケット送信部、２９は送信を終了した
ページを解放し、空ページ管理メモリ７へ転送するバス
である。
る回路の構成について第１図を用いて説明する。同図で
、７はＦＩＦＯメモリで構成され、バッファメモリの空
ページを管理する空ページ管理メモリ、８はバーストデ
ータをバッファメモリに書込むためのアドレスを指示す
る書込アドレスレジスタ、９は空ページ番号を空ページ
管理メモリ７から各方路の書込アドレスレジスタに転送
するためのバス、１００〜１０ｒＬは入方路０〜ｎに対
応するパケット受信部、１２はバッファメモリへの書込
アドレスバス、１３はバッファメモリ、１４はバースト
を保持したページ番号を出方路側に転送するバス、１５
はバースト中のバーストヘッダを検出し、出方路側の対
応するＦＩＦＯメモリにページ番号を転送するための制
御回路、１６はＦＩＦＯメモリで構成され、パケットの
先頭のバーストを保持したページ番号と、ロングパケッ
トの場合リンケージＦＩＦＯメモリを指定するための入
方路番号と後続のバーストが存在することを示す情報を
データとする送信待ちメモリ、１７ｏ〜１７ｒＬはそれ
ぞれＦＩＦＯメモリで構成され、入方路０〜ｎに対する
バーストリンケージ用のリンケージメモリ、１９はバー
ストデータをバッファメモリ１３から読出すためのアド
レスを指示する読出アドレスレジスタ、２０は読出アド
レスバス、２１は読出ページ番号を送信待ちメモリ１６
、リンケージメモリ１７．〜１７ｎから読出し、上記読
出アドレスレジスタ１９に転送するバス、２２はロング
パケット送信の場合、リンケージメモリ１７ｏ〜１７ｎ
を指定する入方路番号、２３．２４０〜２４ｎは後続バ
ーストが存在することを示すリンケージ情報、２６は送
信待ちメモリ１６とリンケージメモリ１７．〜１７ｎと
を切換えるための制御回路、２７ｏ〜２７ａは出方路０
〜ｎに対応するパケット送信部、２９は送信を終了した
ページを解放し、空ページ管理メモリ７へ転送するバス
である。
上記実施例の動作について以下に述べる。
まず、空ページ番号が空ページ管理メモリ７から書込ア
ドレスレジスタ８に転送され、パケット受信可能状態と
なる。入方路Ｏにロングパケットが到着した場合、バー
ストのデータは書込アドレスレジスタ８から書込アドレ
スバス１２を介して指定される書込アドレスに従い、バ
ッファメモリ１３の所定アドレスに書込まれる。制御回
路１５は、書込みを終了したバーストがロングパケット
の先頭であれば、そのページを入方路番号及びリンケー
ジ情報と共に送信待ちメモリ１６へ転送する。また、ロ
ングパケットの先頭でない場合は、リンケージ情報と共
に入方路に対応するリンケージメモリ１７に転送する。
ドレスレジスタ８に転送され、パケット受信可能状態と
なる。入方路Ｏにロングパケットが到着した場合、バー
ストのデータは書込アドレスレジスタ８から書込アドレ
スバス１２を介して指定される書込アドレスに従い、バ
ッファメモリ１３の所定アドレスに書込まれる。制御回
路１５は、書込みを終了したバーストがロングパケット
の先頭であれば、そのページを入方路番号及びリンケー
ジ情報と共に送信待ちメモリ１６へ転送する。また、ロ
ングパケットの先頭でない場合は、リンケージ情報と共
に入方路に対応するリンケージメモリ１７に転送する。
パケット送信部２７゜では、送信待ちメモリ１６にペー
ジが入っていることを検出すると、このページを送信待
ちメモリ１６から取出し、読出アドレスレジスタ１９に
転送してロングパケット１の送信を開始する。また、同
時に送信待ちメモリ１６から読出したリンケージ情報２
３を検査し、ロングパケットであればこれと共に読出し
た入方路情報２２に従い、リンケージメモリ１７０〜１
７ｎのいずれかを選択し、次ページ以降はそのリンケー
ジメモリ１７からページを取出す。リンケージメモリ１
７からのページの取出しを完了し、リンケージメモリ１
７のリンケージ情報２４ｏによりロングパケットの最終
バーストであることを検出すると、次ページは送信待ち
メモリ１６より取出すこととなる。送信を終えたページ
は、バス２９を介して空ページ管理メモリ７に戻される
。
ジが入っていることを検出すると、このページを送信待
ちメモリ１６から取出し、読出アドレスレジスタ１９に
転送してロングパケット１の送信を開始する。また、同
時に送信待ちメモリ１６から読出したリンケージ情報２
３を検査し、ロングパケットであればこれと共に読出し
た入方路情報２２に従い、リンケージメモリ１７０〜１
７ｎのいずれかを選択し、次ページ以降はそのリンケー
ジメモリ１７からページを取出す。リンケージメモリ１
７からのページの取出しを完了し、リンケージメモリ１
７のリンケージ情報２４ｏによりロングパケットの最終
バーストであることを検出すると、次ページは送信待ち
メモリ１６より取出すこととなる。送信を終えたページ
は、バス２９を介して空ページ管理メモリ７に戻される
。
［発明の効果］
以上詳記したように本発明によれば、パケット受信部内
に設けられ、受信されたパケット情報をバーストに従う
ページ単位をもって格納するバッファメモリと、同じく
パケット送信部内に設けられ、パケット受信部側から送
られてくる先頭ページ番号、入方路番号及びリンケージ
情報を第１のページ管理情報として保持する送信待ち用
ＦＩＦＯメモリ、リンクされるページとリンケージ情報
を第２のページ管理情報として保持する複数のリンケー
ジ用ＦＩＦＯメモリを備え、パケット受信部側でパケッ
トのバーストヘッダを検出して、パケット送信部内の対
応する上記ＦＩＦＯメモリに固有のページ管理情報を転
送する一方、パケット送信部側で上記各ＦＩＦＯメモリ
からのページ管理情報を基に送信すべきページに対応す
るＦＩＦＯメモリを選択し、取出したページ管理情報に
従うアドレスを読出アドレスレジスタに転送し、上記バ
ッファメモリをページ単位で読出し制御するようにした
ので、ソフトウェアを用いずに、複数のバーストからな
るパケットをより高速で送受信することの可能なデータ
処理装置を提供することができる。
に設けられ、受信されたパケット情報をバーストに従う
ページ単位をもって格納するバッファメモリと、同じく
パケット送信部内に設けられ、パケット受信部側から送
られてくる先頭ページ番号、入方路番号及びリンケージ
情報を第１のページ管理情報として保持する送信待ち用
ＦＩＦＯメモリ、リンクされるページとリンケージ情報
を第２のページ管理情報として保持する複数のリンケー
ジ用ＦＩＦＯメモリを備え、パケット受信部側でパケッ
トのバーストヘッダを検出して、パケット送信部内の対
応する上記ＦＩＦＯメモリに固有のページ管理情報を転
送する一方、パケット送信部側で上記各ＦＩＦＯメモリ
からのページ管理情報を基に送信すべきページに対応す
るＦＩＦＯメモリを選択し、取出したページ管理情報に
従うアドレスを読出アドレスレジスタに転送し、上記バ
ッファメモリをページ単位で読出し制御するようにした
ので、ソフトウェアを用いずに、複数のバーストからな
るパケットをより高速で送受信することの可能なデータ
処理装置を提供することができる。
図面は本発明の一実施例を示すもので、第１図は回路構
成を示すブロック図、第２図はパケットのフォーマット
を示す図である。 １・・・ロングパケット、２・・・バースト、３・・・
パケット先頭情報、４・・・後続情報、５・・・出方路
情報、６・・・バーストヘッダ、７・・・空ページ管理
メモリ、８・・・書込アドレスレジスタ、９，１４．２
１゜２９・・・バス、１００〜１０ｒＬ・・・パケット
受信部、１２・・・書込アドレスバス、１３・・・バッ
ファメモリ、１５・・・制御回路、１６・・・送信待ち
メモリ、１７ｏ〜１７ｎ・・・リンケージメモリ、１９
・・・読出アドレスレジスタ、２０・・・読出アドレス
バス、２２・・・入方路番号、２３，２４ｏ〜２４ｎ・
・・リンケージ情報、２６・・・制御回路、２７ｏ〜２
７Ｆｌ・・・パケット送信部。 出願人代理人 弁理士 鈴江武彦
成を示すブロック図、第２図はパケットのフォーマット
を示す図である。 １・・・ロングパケット、２・・・バースト、３・・・
パケット先頭情報、４・・・後続情報、５・・・出方路
情報、６・・・バーストヘッダ、７・・・空ページ管理
メモリ、８・・・書込アドレスレジスタ、９，１４．２
１゜２９・・・バス、１００〜１０ｒＬ・・・パケット
受信部、１２・・・書込アドレスバス、１３・・・バッ
ファメモリ、１５・・・制御回路、１６・・・送信待ち
メモリ、１７ｏ〜１７ｎ・・・リンケージメモリ、１９
・・・読出アドレスレジスタ、２０・・・読出アドレス
バス、２２・・・入方路番号、２３，２４ｏ〜２４ｎ・
・・リンケージ情報、２６・・・制御回路、２７ｏ〜２
７Ｆｌ・・・パケット送信部。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 【特許請求の範囲】 パケット受信部内に設けられ、受信されたパケット情報
をバーストに従うページ単位をもって格納するバッファ
メモリと、 パケット送信部内に設けられ、パケット受信部側から送
られてくる先頭ページ番号、入方路番号及びリンケージ
情報を第１のページ管理情報として保持する送信待ち用
ＦＩＦＯメモリと、 同じくパケット送信部内に設けられ、リンクされるペー
ジとリンケージ情報を第２のページ管理情報として保持
する複数のリンケージ用ＦＩＦＯメモリと、 パケット受信部内に設けられ、パケットのバーストヘッ
ダを検出して、パケット送信部内の対応する上記ＦＩＦ
Ｏメモリに固有のページ管理情報を転送する第１の制御
回路と、 パケット送信部内に設けられ、上記各ＦＩＦＯメモリか
らのページ管理情報を基に送信すべきページに対応する
ＦＩＦＯメモリを選択し、取出したページ管理情報に従
うアドレスを読出アドレスレジスタに転送し、上記バッ
ファメモリをページ単位で読出し制御する第２の制御回
路と を具備したことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035194A JPH01212144A (ja) | 1988-02-19 | 1988-02-19 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035194A JPH01212144A (ja) | 1988-02-19 | 1988-02-19 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01212144A true JPH01212144A (ja) | 1989-08-25 |
Family
ID=12435051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035194A Pending JPH01212144A (ja) | 1988-02-19 | 1988-02-19 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01212144A (ja) |
-
1988
- 1988-02-19 JP JP63035194A patent/JPH01212144A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2328220C (en) | Optimizing the transfer of data packets between lans | |
| USRE40467E1 (en) | Method and apparatus for managing the flow of data within a switching device | |
| US5777987A (en) | Method and apparatus for using multiple FIFOs to improve flow control and routing in a communications receiver | |
| JPH08116348A (ja) | 高速通信装置 | |
| TW200407717A (en) | Mail box interface between processors | |
| USRE39026E1 (en) | Bus protocol | |
| JPS63215134A (ja) | 通信制御装置 | |
| JPH01212144A (ja) | データ処理装置 | |
| EP0506688B1 (en) | Packet handling method | |
| US20060165055A1 (en) | Method and apparatus for managing the flow of data within a switching device | |
| JP3044653B2 (ja) | ゲートウェイ装置 | |
| JPH02190059A (ja) | バッファ制御装置 | |
| JP3457084B2 (ja) | パケットバス制御装置 | |
| JPH0115100B2 (ja) | ||
| JP2793480B2 (ja) | Ｌａｎデータ送出方式 | |
| EP1104612B1 (en) | Data-communications unit suitable for asynchronous serial data transmission | |
| JPH0440551A (ja) | データ転送方式 | |
| JPS6011865B2 (ja) | 時分割多重処理方式 | |
| EP1065835A1 (en) | Packet memory management (PACMAN) scheme | |
| JPH05176000A (ja) | データ中継装置 | |
| JPH10222440A (ja) | データ送受信装置 | |
| JPH0442696B2 (ja) | ||
| JPH03150943A (ja) | 通信装置 | |
| JPS5833745A (ja) | デ−タ転送制御方式 | |
| JPH04370859A (ja) | 上位装置と下位装置とにおけるデータの送受信方式 |