JPS6011865B2 - 時分割多重処理方式 - Google Patents
時分割多重処理方式Info
- Publication number
- JPS6011865B2 JPS6011865B2 JP52008303A JP830377A JPS6011865B2 JP S6011865 B2 JPS6011865 B2 JP S6011865B2 JP 52008303 A JP52008303 A JP 52008303A JP 830377 A JP830377 A JP 830377A JP S6011865 B2 JPS6011865 B2 JP S6011865B2
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- JP
- Japan
- Prior art keywords
- data
- line
- transmission
- bit
- memory
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
本発明はデータ回線を複数回線有し、送受信データのバ
ッファとして一時にはワード単位にしかアクセスできな
いメモリを使用して時分割多重処理する方式に関する。
ッファとして一時にはワード単位にしかアクセスできな
いメモリを使用して時分割多重処理する方式に関する。
通常、データ回線を複数収容するデータ伝送装置で時分
割処理を行なう場合、データ回線がＮ回線、信号伝送速
度がＶｂｉｔ／ｓｅｃとすると送信側は１ビット内１回
線当り処理時間（タイムスロット）をマデｅＣに割当て
ることにより中央処理装置からデータ伝送装置内のライ
ンメモリに書込まれた送信データを各データ回線につき
ビット多重処理し・フレーム単位で時分割多重処理を行
なっている。この様なデータ伝送装置における送受信デ
ータのバッファとしてのラインメモ川こ一時にはワード
単位にしかアクセスできないメモリ、即ち１つのアドレ
スはｎビットで構成され、１つのアドレスをアクセスし
た時にはｎビット同時にアクセスされるようなメモリを
使用した場合、従釆はメモリのワード方向、即ちアドレ
ス対応に回線番号を割当てビット方向、即ち１つのアド
レスを構成するｎ個のビットに送信データを収容してい
たので、各データ回線に割当てたタイムスロット毎に該
当回線の送信データをワード単位にラインメモリから読
み出さなければならないという欠点を有する。本発明は
、この様な欠点を解決するものでラインメモリのビット
方向に回線番号を割当てワード方向に回線番号を割当て
ワード方向に送信デ−夕を収容することによりラインメ
モリから各データ回線の送信データ１ビットを同時に読
み出すことを可能にし、各タイムスロット毎に送信デー
タをラインメモリより読み出す処理をなくしてデータ回
線へのデータ送信処理制御を簡単にするとともに処理量
軽減を図るものである。
割処理を行なう場合、データ回線がＮ回線、信号伝送速
度がＶｂｉｔ／ｓｅｃとすると送信側は１ビット内１回
線当り処理時間（タイムスロット）をマデｅＣに割当て
ることにより中央処理装置からデータ伝送装置内のライ
ンメモリに書込まれた送信データを各データ回線につき
ビット多重処理し・フレーム単位で時分割多重処理を行
なっている。この様なデータ伝送装置における送受信デ
ータのバッファとしてのラインメモ川こ一時にはワード
単位にしかアクセスできないメモリ、即ち１つのアドレ
スはｎビットで構成され、１つのアドレスをアクセスし
た時にはｎビット同時にアクセスされるようなメモリを
使用した場合、従釆はメモリのワード方向、即ちアドレ
ス対応に回線番号を割当てビット方向、即ち１つのアド
レスを構成するｎ個のビットに送信データを収容してい
たので、各データ回線に割当てたタイムスロット毎に該
当回線の送信データをワード単位にラインメモリから読
み出さなければならないという欠点を有する。本発明は
、この様な欠点を解決するものでラインメモリのビット
方向に回線番号を割当てワード方向に回線番号を割当て
ワード方向に送信デ−夕を収容することによりラインメ
モリから各データ回線の送信データ１ビットを同時に読
み出すことを可能にし、各タイムスロット毎に送信デー
タをラインメモリより読み出す処理をなくしてデータ回
線へのデータ送信処理制御を簡単にするとともに処理量
軽減を図るものである。
以下従来方式を第１図、第２図を参照して説明する。
第１図は送信データの処理を説明するためのデータ伝送
装置のブロック図である。
装置のブロック図である。
図において、１は中央処理装置との間でデータ転送を行
なうための、例えば８ビットの１ルゞッフアレジスタ、
２はラインメモリのアドレス指定を行なうアドレス選択
回路、３は中央処理装置とのインタフェース制御、ライ
ンメモリへのデータの書込み及び読み出し制御、チェッ
クビット演算等を行なう制御回路で、全回線に共通な送
信ビットカウンタ、時分割多重処理における回線指定用
のラインナンバカウンタ等をもそなえている。４は各回
線時分割処理するための制御情報バッファ用及び送受信
データバツフア用のラインメモリで一時にはワード単位
にしかアクセスできないランダムアクセスメモリである
。
なうための、例えば８ビットの１ルゞッフアレジスタ、
２はラインメモリのアドレス指定を行なうアドレス選択
回路、３は中央処理装置とのインタフェース制御、ライ
ンメモリへのデータの書込み及び読み出し制御、チェッ
クビット演算等を行なう制御回路で、全回線に共通な送
信ビットカウンタ、時分割多重処理における回線指定用
のラインナンバカウンタ等をもそなえている。４は各回
線時分割処理するための制御情報バッファ用及び送受信
データバツフア用のラインメモリで一時にはワード単位
にしかアクセスできないランダムアクセスメモリである
。
５は各データ回線に割当てられたタイムスロット毎にラ
インメモリから謙出された送信データを並直列変換する
シフトレジスタである。
インメモリから謙出された送信データを並直列変換する
シフトレジスタである。
６は制御回路内のラインナンバカウンタにより送信デ−
夕をデータ伝送端末装置に分配する送信データ分配回路
である。
夕をデータ伝送端末装置に分配する送信データ分配回路
である。
７は各データ回線１８房‘こ設遺され送信データの送出
、受信データのサンプリング等データ伝送装置とデータ
回線間のインタフェース機能を持つデータ伝送端末装置
である。
、受信データのサンプリング等データ伝送装置とデータ
回線間のインタフェース機能を持つデータ伝送端末装置
である。
８はデータ回線である。
第２図はラインメモリ４の送信データ収容方法を示して
おり、ワード方向に回線番号１００〜Ｉｏｎを割当て、
各データ回線へのデータＬ〜ｂｎをビット方向に収容し
ている。
おり、ワード方向に回線番号１００〜Ｉｏｎを割当て、
各データ回線へのデータＬ〜ｂｎをビット方向に収容し
ている。
従って一時にはワード単位にしかアクセスできないとい
う事は一時には回線番号単位にしかアクセスできないこ
ととなる。以下制御動作の説明を行なう。中央処理装置
からデータ伝送装置に転送される送信データ（例えば１
７レーム３２ビット）は８ビット（ワード）単位で１０
バッファレジスタ１に平列転送される。
う事は一時には回線番号単位にしかアクセスできないこ
ととなる。以下制御動作の説明を行なう。中央処理装置
からデータ伝送装置に転送される送信データ（例えば１
７レーム３２ビット）は８ビット（ワード）単位で１０
バッファレジスタ１に平列転送される。
なお以下の説明では１ワードｎビット「１フレーム４ワ
ードとして説明する。制御回路３は１０バッファレジス
ターのデータを各回線毎に割当てラインメモリ４のアド
レスにアドレス選択回路２を起動して書込む。１０バツ
フアレジスターのデータをラインメモリ４に書込むと制
御回路３は次のデータｎビットを中央処理袋贋から１０
バッファレジスタ１に受け取る。
ードとして説明する。制御回路３は１０バッファレジス
ターのデータを各回線毎に割当てラインメモリ４のアド
レスにアドレス選択回路２を起動して書込む。１０バツ
フアレジスターのデータをラインメモリ４に書込むと制
御回路３は次のデータｎビットを中央処理袋贋から１０
バッファレジスタ１に受け取る。
１０バッファレジスタ１で受け取ったデータｎビットは
同様にラインメモリ４に書込まれる。
同様にラインメモリ４に書込まれる。
以上の様にｎビットずつ４回にわたって１フレ−ム分の
送信データ■ビットがラインメモリ４に書込まれる。
送信データ■ビットがラインメモリ４に書込まれる。
この時ラインメモリ４には第２図のごとくビット方向に
各データ回線への送信データが収容される。ラインメモ
リ４に書き込まれた各データ回線への送信データは各回
線毎に割当てられたタイムスロットに従って制御回路３
によりラインメモリ４から８ビット分読み出されシフト
レジスタ５にセットされる。シフトレジスタ５にセット
されたｎビットのうち送信ビットは制御回路内の図示し
ていない送信ビットカウン夕の値により決まる。即ち、
シフトレジスタにセットされたｎビットの送信データの
うち送信ビットカウン外こよりまずＬが指定され、この
ｂｏの１ビットが制御回路３内のラインナンバカウンタ
が示す回線番号に従って送信データ分配回路６により該
当データ回線に対応するデータ伝送端末装置７に分配さ
れ、データ回線８に送出される。以上の処理後、シフト
レジスタ５は１ビットシフトされ制御回路３によりライ
ンメモリ４の該当アドレスに書込まれる。
各データ回線への送信データが収容される。ラインメモ
リ４に書き込まれた各データ回線への送信データは各回
線毎に割当てられたタイムスロットに従って制御回路３
によりラインメモリ４から８ビット分読み出されシフト
レジスタ５にセットされる。シフトレジスタ５にセット
されたｎビットのうち送信ビットは制御回路内の図示し
ていない送信ビットカウン夕の値により決まる。即ち、
シフトレジスタにセットされたｎビットの送信データの
うち送信ビットカウン外こよりまずＬが指定され、この
ｂｏの１ビットが制御回路３内のラインナンバカウンタ
が示す回線番号に従って送信データ分配回路６により該
当データ回線に対応するデータ伝送端末装置７に分配さ
れ、データ回線８に送出される。以上の処理後、シフト
レジスタ５は１ビットシフトされ制御回路３によりライ
ンメモリ４の該当アドレスに書込まれる。
このように各データ回線への送信データ１ビットに対し
て、各回線に割当てられたタイムスロット内のシーケン
スに従いシフトレジスタ５への送信データ読み出しから
再書込みの処理までが行なわれる。従って各データ回線
への１ビット送信処理毎にラインメモリ４から送信デ‐
−夕を読み出して再書込みする処理を行なわなければな
らず、データ送信処理制御が繁雑であった。そこで本発
明ではラインメモ川こ対し、中央処理装置〔ヒり転送さ
れるデータをあらかじめ１つのアドレスを構成するｎビ
ットの各ビット対応に回線番号を割当ててデータをワー
ド方向（アドレス対応）に取客することにより、ライン
メモリから各データ回線にデータを送出する場合、各デ
ータ回線への送信データ１ビットを１回のメモリアクセ
スで同時に読み出すことを可能としたものである。
て、各回線に割当てられたタイムスロット内のシーケン
スに従いシフトレジスタ５への送信データ読み出しから
再書込みの処理までが行なわれる。従って各データ回線
への１ビット送信処理毎にラインメモリ４から送信デ‐
−夕を読み出して再書込みする処理を行なわなければな
らず、データ送信処理制御が繁雑であった。そこで本発
明ではラインメモ川こ対し、中央処理装置〔ヒり転送さ
れるデータをあらかじめ１つのアドレスを構成するｎビ
ットの各ビット対応に回線番号を割当ててデータをワー
ド方向（アドレス対応）に取客することにより、ライン
メモリから各データ回線にデータを送出する場合、各デ
ータ回線への送信データ１ビットを１回のメモリアクセ
スで同時に読み出すことを可能としたものである。
従って従来の様に各データ回線への１ビット送信処理毎
にライン・メモリから送信データを読み出して再書込み
する処理が不要となり、データ送信処理制御を簡単にす
るとともに処理量の転減が図れる。以下第３図、第４図
により本発明の１実施例を説明する。
にライン・メモリから送信データを読み出して再書込み
する処理が不要となり、データ送信処理制御を簡単にす
るとともに処理量の転減が図れる。以下第３図、第４図
により本発明の１実施例を説明する。
第３図は本発明により送信データの処理するためのデー
タ伝送装置のブロック図である。
タ伝送装置のブロック図である。
図において、９は１０バッファレジスタ、１２は制御回
路、１３はアドレス選択回路、１４はラインメモリ、１
６は送信データ分配回路、１７は伝送端末装置、１８は
データ回線で、その機能は従来の場合と概略同様である
。１０はデータレジスタで中央処理装置からｎビット単
位で転送されてくる送信データをラインメモリ１４に収
容する時のバッファとして使用する送信データ１フレー
ム分■ビットのレジスタである。
路、１３はアドレス選択回路、１４はラインメモリ、１
６は送信データ分配回路、１７は伝送端末装置、１８は
データ回線で、その機能は従来の場合と概略同様である
。１０はデータレジスタで中央処理装置からｎビット単
位で転送されてくる送信データをラインメモリ１４に収
容する時のバッファとして使用する送信データ１フレー
ム分■ビットのレジスタである。
１１はビット選択回路で、ラインメモリのワード方向に
データを収容するために送信データを１ビットずつ選択
する。
データを収容するために送信データを１ビットずつ選択
する。
１５はバッファレジスタで各データ回線対応の１ビット
バッファレジスタである。
バッファレジスタである。
第４図は本発明によるラインメモリの送信データ収容方
法を示しており、ビット方向に回線番号１００〜１仇を
割当て各データ回線への送信データｂ〜ｂｎをワード方
向に収容している。
法を示しており、ビット方向に回線番号１００〜１仇を
割当て各データ回線への送信データｂ〜ｂｎをワード方
向に収容している。
従って１回のメモリアクセスで送信データの特定ビット
、例えばピツトムの値をデータ回線１００〜Ｉｏｎにつ
いて同時に読み出すことが可能となる。以下制御動作の
説明を行なう。中央処理装置からｎビット単位で１０バ
ッファレジスタ９に並列転送されてくる送信データはデ
ータレジスタ１０に送信データ１フレーム分３２ビット
を収容する。
、例えばピツトムの値をデータ回線１００〜Ｉｏｎにつ
いて同時に読み出すことが可能となる。以下制御動作の
説明を行なう。中央処理装置からｎビット単位で１０バ
ッファレジスタ９に並列転送されてくる送信データはデ
ータレジスタ１０に送信データ１フレーム分３２ビット
を収容する。
データレジスタ１０へ１フレーム分のデータを収容する
と中央処理装置からのデータ転送は停止され、制御回路
１２はビット選択回路１１およびアドレス選択回路１３
を起動し、データレジスタ１０‘こ収容された送信デー
タを１ビットずつ順次ラインメモリ４の該当する回線番
号の位置に書込む。即ち、１回のアクセスでｎビツトの
書込みが可能であるが、この場合は１ビットだけ（たと
えばＱビット）書込み、他のビットは書込まない。これ
はラインメモリが一時にはワード単位にしかアクセスで
きないためで、送信データ１ビット毎にアドレスを指定
する必要があり、１つのアドレスを構成するｎビットを
すべて書込むのにｎ回のアクセスが必要になる。この様
にしてラインメモＩＪＩこは第４図の如くビット方向に
回線番号、ワード方向には各データ回線の送信データが
収容される。従ってあるアドレスを指定すると各回線の
送信データ１ビットを同時に読み出すことが可能となる
。データレジスタ１０‘こ収容された送出データをすべ
てラインメモリに書込むと制御回路は中央処理装置に次
のデータ回線に対する送信データの転送を要求し、同様
な送信データの転送及びラインメモリへの書込みが行な
われる。一方ラインメモリに書込まれた送信データのう
ち制御回路内の図示していない送信ビットカウンタの値
に対応した送信データ１ビットが各回線毎に割当てられ
たタイムスロットに従って時分割処理されデータ回線へ
送出される。送信ビットカウンタが歩進されると制御回
路は送信ビットカウンタの値に従ってラインメモリ１４
の該当ビット、例えば広をアクセスし、各回線１００〜
１０ｍの送信データ１ビットを同時に読み出してバッフ
ァレジスタ１５にセットする。バッファレジスター５に
セットされた送信データ各１ビットは各回線毎に割当て
られたタイムスロット内で図示していないラインナンバ
カウンタの値に従って送信データ分配回路１６によりデ
ータ伝送端末装置１７に分配され、データ回線１８に送
出される。次に制御回路１２内の送信ビットカウンタが
歩進し、次の送信データ１ビットが同機に処理される。
と中央処理装置からのデータ転送は停止され、制御回路
１２はビット選択回路１１およびアドレス選択回路１３
を起動し、データレジスタ１０‘こ収容された送信デー
タを１ビットずつ順次ラインメモリ４の該当する回線番
号の位置に書込む。即ち、１回のアクセスでｎビツトの
書込みが可能であるが、この場合は１ビットだけ（たと
えばＱビット）書込み、他のビットは書込まない。これ
はラインメモリが一時にはワード単位にしかアクセスで
きないためで、送信データ１ビット毎にアドレスを指定
する必要があり、１つのアドレスを構成するｎビットを
すべて書込むのにｎ回のアクセスが必要になる。この様
にしてラインメモＩＪＩこは第４図の如くビット方向に
回線番号、ワード方向には各データ回線の送信データが
収容される。従ってあるアドレスを指定すると各回線の
送信データ１ビットを同時に読み出すことが可能となる
。データレジスタ１０‘こ収容された送出データをすべ
てラインメモリに書込むと制御回路は中央処理装置に次
のデータ回線に対する送信データの転送を要求し、同様
な送信データの転送及びラインメモリへの書込みが行な
われる。一方ラインメモリに書込まれた送信データのう
ち制御回路内の図示していない送信ビットカウンタの値
に対応した送信データ１ビットが各回線毎に割当てられ
たタイムスロットに従って時分割処理されデータ回線へ
送出される。送信ビットカウンタが歩進されると制御回
路は送信ビットカウンタの値に従ってラインメモリ１４
の該当ビット、例えば広をアクセスし、各回線１００〜
１０ｍの送信データ１ビットを同時に読み出してバッフ
ァレジスタ１５にセットする。バッファレジスター５に
セットされた送信データ各１ビットは各回線毎に割当て
られたタイムスロット内で図示していないラインナンバ
カウンタの値に従って送信データ分配回路１６によりデ
ータ伝送端末装置１７に分配され、データ回線１８に送
出される。次に制御回路１２内の送信ビットカウンタが
歩進し、次の送信データ１ビットが同機に処理される。
以上の処理が送信データ１フレーム分続き、１フレーム
分の処理が終了すると送信ビットカウンタがリセットさ
れ、再び送信データの先頭ビットから処理が繰返される
。以上説明したように、本発明によれば一時にはワード
単位にしかアクセスできないメモリを使用しても複数回
線分の送信データの各１ビットを１回のメモリアクセス
で同時に読み出すことができ、各データ回線への送信デ
ータ１ビット処理毎に送信データの読み出し、書込みの
ためのメモリアクセスが不要となるので、データ送信処
理制御が簡単になるとともに全体としてメモリアクセス
回数を減らすこともでき送信データ処理量の軽減が図れ
る。
分の処理が終了すると送信ビットカウンタがリセットさ
れ、再び送信データの先頭ビットから処理が繰返される
。以上説明したように、本発明によれば一時にはワード
単位にしかアクセスできないメモリを使用しても複数回
線分の送信データの各１ビットを１回のメモリアクセス
で同時に読み出すことができ、各データ回線への送信デ
ータ１ビット処理毎に送信データの読み出し、書込みの
ためのメモリアクセスが不要となるので、データ送信処
理制御が簡単になるとともに全体としてメモリアクセス
回数を減らすこともでき送信データ処理量の軽減が図れ
る。
第１図は従来方式におけるデータ伝送装置の１実施例を
示すブロック図、第２図は従来方式による送信データの
収容状態を示す。 第３図は本発明におけるデータ伝送装置の１実施例を示
すブロツク図、第４図は本発明による送信データの収容
状態を示す。９は１０バツフアレジス夕、１ ０はデー
タレジスタ、１１はビット選択回路、１２は制御回路、
１３はアドレス選択回路、１４はラインメモリ、１５は
バッファレジスタ、１６は送信データ分配回路、１７は
データ伝送端末装置、１００〜Ｉｏｎは回線番号、広〜
ｂｎは送信データの各ビットを示す。 多１図 多２図 鱗３周 友４８
示すブロック図、第２図は従来方式による送信データの
収容状態を示す。 第３図は本発明におけるデータ伝送装置の１実施例を示
すブロツク図、第４図は本発明による送信データの収容
状態を示す。９は１０バツフアレジス夕、１ ０はデー
タレジスタ、１１はビット選択回路、１２は制御回路、
１３はアドレス選択回路、１４はラインメモリ、１５は
バッファレジスタ、１６は送信データ分配回路、１７は
データ伝送端末装置、１００〜Ｉｏｎは回線番号、広〜
ｂｎは送信データの各ビットを示す。 多１図 多２図 鱗３周 友４８
Claims (1)
- １ 複数のデータ回線を収容するとともに、１つのアド
レスがｎビツトのワードで構成され一時には該ワード単
位にしかアクセスできないメモリを備え、情報処理装置
からのデータを該メモリに一旦蓄積した後、該複数デー
タ回線に対して時分割的に該データを送出するデータ伝
送装置において、該メモリの各アドレスの各ビツト対応
に各データ回線の回線番号を割当て、それぞれのデータ
回線に送出すべきデータを複数のアドレスの同一ビツト
位置に渡って格納することを特徴とする時分割多重処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52008303A JPS6011865B2 (ja) | 1977-01-28 | 1977-01-28 | 時分割多重処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52008303A JPS6011865B2 (ja) | 1977-01-28 | 1977-01-28 | 時分割多重処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5394144A JPS5394144A (en) | 1978-08-17 |
| JPS6011865B2 true JPS6011865B2 (ja) | 1985-03-28 |
Family
ID=11689374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52008303A Expired JPS6011865B2 (ja) | 1977-01-28 | 1977-01-28 | 時分割多重処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011865B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556957A (en) * | 1978-06-30 | 1980-01-18 | Fujitsu Ltd | Multiplex parallel-serial conversion system using memory |
| JPS57141743A (en) * | 1981-02-26 | 1982-09-02 | Fujitsu Ltd | Multiplex line output system |
| JPS6014555A (ja) * | 1983-07-06 | 1985-01-25 | Fuji Facom Corp | 直列デ−タ受信装置 |
-
1977
- 1977-01-28 JP JP52008303A patent/JPS6011865B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5394144A (en) | 1978-08-17 |
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