JPH01212472A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01212472A JPH01212472A JP63038052A JP3805288A JPH01212472A JP H01212472 A JPH01212472 A JP H01212472A JP 63038052 A JP63038052 A JP 63038052A JP 3805288 A JP3805288 A JP 3805288A JP H01212472 A JPH01212472 A JP H01212472A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電気的に書込みができ、紫外線照射により
消去可能な不揮発性半導体記憶装置ｔ（ＥＰＲＯＭ）に
関するものである。
消去可能な不揮発性半導体記憶装置ｔ（ＥＰＲＯＭ）に
関するものである。
第３図は、従来のＥＰＲＯＭのメモリトランジスタの断
面を示す図である。
面を示す図である。
図において、Ｐ型に浅くドープされたＰ−半導体基板１
上に、Ｎ型に深くドープされた、Ｎ＋ドレイン領１１２
とＮ ソース領域３が、分離して形成される。Ｎ＋ドレ
イン領域２とＮ＋ソース領域３の間のＰ−半導体基板１
の表面部分をチャネル領域４とする。Ｎ＋ドレイン領域
２の一部とＮ＋ソース領域３の一部、およびチャネル領
域４の上に第１のゲート酸化膜５が絶縁層として形成さ
れる。第１のゲート酸化膜５上にデータ書込み用のフロ
ーティングゲート６が形成される。フローティングゲー
ト６上に第２のゲート酸化膜７を介してコントロールゲ
ート８が形成される。
上に、Ｎ型に深くドープされた、Ｎ＋ドレイン領１１２
とＮ ソース領域３が、分離して形成される。Ｎ＋ドレ
イン領域２とＮ＋ソース領域３の間のＰ−半導体基板１
の表面部分をチャネル領域４とする。Ｎ＋ドレイン領域
２の一部とＮ＋ソース領域３の一部、およびチャネル領
域４の上に第１のゲート酸化膜５が絶縁層として形成さ
れる。第１のゲート酸化膜５上にデータ書込み用のフロ
ーティングゲート６が形成される。フローティングゲー
ト６上に第２のゲート酸化膜７を介してコントロールゲ
ート８が形成される。
次に動作について述べる。不揮発な書込みは以下のよう
にして行なわれる。まず、コントロールゲート８に１２
．５Ｖ程度の高電圧、Ｎ“ドレンイ領域２に８Ｖ程度の
高電圧を印加し、Ｐ−半導◆ 体間板１及びＮ ソース領域３を接地する。このように
するとチャネル領域４が反転状態になり、電子がＮ＋ソ
ース領域３からＮ＋ドレイン領域２へ向けて流れだす。
にして行なわれる。まず、コントロールゲート８に１２
．５Ｖ程度の高電圧、Ｎ“ドレンイ領域２に８Ｖ程度の
高電圧を印加し、Ｐ−半導◆ 体間板１及びＮ ソース領域３を接地する。このように
するとチャネル領域４が反転状態になり、電子がＮ＋ソ
ース領域３からＮ＋ドレイン領域２へ向けて流れだす。
この電子はドレイン−ソース間の電圧で加速され、Ｎ＋
ドレイン領域２近傍のピンチオフ領域においてホットエ
レクトロンとなる。このホットエレクトロンは、コント
ロールゲート８による電界に引かれ、ゲート酸化膜５の
エネルギーギャップを越えてフローティングゲート６に
注入される。このフローティングゲート６中に電子が注
入されることによって、不揮発な書込みが行われる。
ドレイン領域２近傍のピンチオフ領域においてホットエ
レクトロンとなる。このホットエレクトロンは、コント
ロールゲート８による電界に引かれ、ゲート酸化膜５の
エネルギーギャップを越えてフローティングゲート６に
注入される。このフローティングゲート６中に電子が注
入されることによって、不揮発な書込みが行われる。
一方、消去は紫外線を照射して行われる。フローティン
グゲート６中の電子は紫外線のエネルギーによって励起
され、第１および第２のゲート酸化膜５，７のエネルギ
ーギャップを越えてＰ−半導体基板１またはコントロー
ルゲート８に到達する。このようにしてフローティング
ゲート６に注入された電子は放出され、消去が完了する
。
グゲート６中の電子は紫外線のエネルギーによって励起
され、第１および第２のゲート酸化膜５，７のエネルギ
ーギャップを越えてＰ−半導体基板１またはコントロー
ルゲート８に到達する。このようにしてフローティング
ゲート６に注入された電子は放出され、消去が完了する
。
次に、書込み時、非書込み時の読出しについて述べる。
第４図は、メモリトランジスタのコントロールゲート電
圧（■、）−ドレイン電流（ＩＤ）特性を示したグラフ
である。同図において、Ｌｉ２は消去時、Ｌ４２は書込
み時の特性を示す。なおドレイン電圧ＶＤは１ｖに設定
する。同図より、消去時にドレイン電流■。が流れ出す
コントロールゲート電圧Ｖ。の同値電圧は約１Ｖ、書込
み時では約６Ｖとなる。したがって、読出し電圧ＶＲと
して５Ｖ程度の電圧をコントロールゲート８に印加し、
その時に流れるドレイン電流■、があるセンスレベルＩ
以上であれば“１”、’ ｓｅｎｅｎ 未満であれば“０″の情報であると、センスアンプで判
別できる。
圧（■、）−ドレイン電流（ＩＤ）特性を示したグラフ
である。同図において、Ｌｉ２は消去時、Ｌ４２は書込
み時の特性を示す。なおドレイン電圧ＶＤは１ｖに設定
する。同図より、消去時にドレイン電流■。が流れ出す
コントロールゲート電圧Ｖ。の同値電圧は約１Ｖ、書込
み時では約６Ｖとなる。したがって、読出し電圧ＶＲと
して５Ｖ程度の電圧をコントロールゲート８に印加し、
その時に流れるドレイン電流■、があるセンスレベルＩ
以上であれば“１”、’ ｓｅｎｅｎ 未満であれば“０″の情報であると、センスアンプで判
別できる。
（発明が解決しようとする課題）
従来のＥＰＲＯＭのメモリトランジスタは以上のように
構成されていたので、１個のメモリトランジスタではフ
ローティングゲート中の過剰電子の有無による“Ｏｎま
たは“１″の２値の情報しか記憶することができなかっ
た。
構成されていたので、１個のメモリトランジスタではフ
ローティングゲート中の過剰電子の有無による“Ｏｎま
たは“１″の２値の情報しか記憶することができなかっ
た。
この発明は、上記のような問題点を解消するためになさ
れたもので、１個のメモリトランジスタで４値の情報を
記憶できる大容量のＥＰＲＯＭを得ることを目的として
いる。
れたもので、１個のメモリトランジスタで４値の情報を
記憶できる大容量のＥＰＲＯＭを得ることを目的として
いる。
この発明に係る不揮発性半導体記憶装置は、第１導電型
の半導体基板と、前記半導体基板の主面内に、所定間隔
をおいて形成された前記半導体基板と反対導電型の第１
及び第２の領域と、前記半導体基板上において、前記第
１の領域側に形成された第１のフローティングゲートと
、前記半導体基板上において、前記第２の領域側に形成
された第２のフローティングゲートと、前記第１及び第
２のフローティングゲート上部に形成されたコントロー
ルゲートと、前記半導体基板、第１のフローティングゲ
ート、第２のフローティングゲート。
の半導体基板と、前記半導体基板の主面内に、所定間隔
をおいて形成された前記半導体基板と反対導電型の第１
及び第２の領域と、前記半導体基板上において、前記第
１の領域側に形成された第１のフローティングゲートと
、前記半導体基板上において、前記第２の領域側に形成
された第２のフローティングゲートと、前記第１及び第
２のフローティングゲート上部に形成されたコントロー
ルゲートと、前記半導体基板、第１のフローティングゲ
ート、第２のフローティングゲート。
コントロールゲートを相互に絶縁分離するための絶縁手
段とを備え、前記第１のフローティングゲート付近にお
いて、前記第１の領域および前記半導体基板の少なくと
も一方の不純物濃度を、前記第２のフローティングゲー
ト付近における対応する領域の不純物濃度と異ならせ、
該第１のフローティングゲート付近と該第２の７Ｏ−テ
ィングゲート付近とで、生じる電界の強さが異なるよう
にしたことを特徴とする不揮発性半導体記憶装置である
。
段とを備え、前記第１のフローティングゲート付近にお
いて、前記第１の領域および前記半導体基板の少なくと
も一方の不純物濃度を、前記第２のフローティングゲー
ト付近における対応する領域の不純物濃度と異ならせ、
該第１のフローティングゲート付近と該第２の７Ｏ−テ
ィングゲート付近とで、生じる電界の強さが異なるよう
にしたことを特徴とする不揮発性半導体記憶装置である
。
この発明における不揮、発性半導体記憶装置は、第１の
領域側に形成された第１のフローティングゲートと、第
２の領域側に形成された第２のフローティングゲートと
、第１のフローティングゲート付近の半導体基板主表面
および第１の領域の少なくとも一方において、第２のフ
ローティングゲート付近の対応する領域とは異なる不純
物濃度を持つ領域を備えているので、第１のフローティ
ングゲートだけに電子を注入する場合、第２のフローテ
ィングゲートだけに電子を注入する場合、第１および第
２のフローティングゲート双方に電子を注入する場合、
およびまったく電子を注入しない場合、以上４とおりの
異なるコントロールゲート電圧−ドレイン電流特性を設
定することができる。
領域側に形成された第１のフローティングゲートと、第
２の領域側に形成された第２のフローティングゲートと
、第１のフローティングゲート付近の半導体基板主表面
および第１の領域の少なくとも一方において、第２のフ
ローティングゲート付近の対応する領域とは異なる不純
物濃度を持つ領域を備えているので、第１のフローティ
ングゲートだけに電子を注入する場合、第２のフローテ
ィングゲートだけに電子を注入する場合、第１および第
２のフローティングゲート双方に電子を注入する場合、
およびまったく電子を注入しない場合、以上４とおりの
異なるコントロールゲート電圧−ドレイン電流特性を設
定することができる。
（実施例）
第１図はこの発明の一実施例であるＥＰＲＯＭのメモリ
トランジスタを示す断面図である。図においてドレイン
は、Ｎ＋ドレイン領域２とチャネル領域４に隣接したＮ
−ドレイン領域９から構成されている。Ｎ−ドレイン領
域９は、Ｎ＋ソース領域３の対応する部分、すなわちチ
ャネル領域４に隣接した部分と不純物の濃度差を持つよ
うに、比較的低濃度にドープされている。
トランジスタを示す断面図である。図においてドレイン
は、Ｎ＋ドレイン領域２とチャネル領域４に隣接したＮ
−ドレイン領域９から構成されている。Ｎ−ドレイン領
域９は、Ｎ＋ソース領域３の対応する部分、すなわちチ
ャネル領域４に隣接した部分と不純物の濃度差を持つよ
うに、比較的低濃度にドープされている。
また、チャネル領域４を３つに大別し、Ｎ−ドレイン領
域９近傍のチャネル領域をチャネル領域４ｄ、Ｎ“ソー
ス領域３近傍のチャネル領域をチャネル領［４８，中央
部をチャネル領域４Ｃとする。）Ｏ−ティングゲートは
符号６ｄ、６ｓで示すように絶縁分離して２つ設けられ
る。フローティングゲート６ｄは、Ｎ−ドレインｌ１ｔ
ａ９の一部とチャネル領域４ｄの上方にゲート酸化膜５
を介して設けられる。フローティングゲート６Ｓは、Ｎ
＋ソース領域３の一部とチャネル領域４Ｓの上方にゲー
ト酸化膜５を介して設けられる。コントロールゲート８
は、ゲート酸化膜７を介してフローティングゲート６ｄ
、６ｓの上方、およびゲート酸化膜５を介してチャネル
領域４Ｃの上方に設けられる。チャネル領域４Ｃ上方の
コントロールゲート８のＰ−半導体基板１からの距離は
フローティングゲート５ｄ、５ｓのＰ−半導体基板１か
らの距離と同程度となる。このためコントロールゲート
８は中央部に凹部を有した構造となる。
域９近傍のチャネル領域をチャネル領域４ｄ、Ｎ“ソー
ス領域３近傍のチャネル領域をチャネル領［４８，中央
部をチャネル領域４Ｃとする。）Ｏ−ティングゲートは
符号６ｄ、６ｓで示すように絶縁分離して２つ設けられ
る。フローティングゲート６ｄは、Ｎ−ドレインｌ１ｔ
ａ９の一部とチャネル領域４ｄの上方にゲート酸化膜５
を介して設けられる。フローティングゲート６Ｓは、Ｎ
＋ソース領域３の一部とチャネル領域４Ｓの上方にゲー
ト酸化膜５を介して設けられる。コントロールゲート８
は、ゲート酸化膜７を介してフローティングゲート６ｄ
、６ｓの上方、およびゲート酸化膜５を介してチャネル
領域４Ｃの上方に設けられる。チャネル領域４Ｃ上方の
コントロールゲート８のＰ−半導体基板１からの距離は
フローティングゲート５ｄ、５ｓのＰ−半導体基板１か
らの距離と同程度となる。このためコントロールゲート
８は中央部に凹部を有した構造となる。
上記のような構成をもつこの発明の一実施例であるＥＰ
ＲＯＭにつ（′Ｘで、その動作を述べる。書込みは、フ
ローティングゲート５ｄ、５ｓについて選択的に電子を
注入することによって行う。ドレイン側フローティング
ゲート６ｄに電子を注入する場合を讃込みＤとする。ソ
ース側）Ｏ−ティングゲート６Ｓに電子を注入する場合
を書込みＳとする。表１は各書込み時のフントロールゲ
ート電圧Ｖ 、ドレイン電圧■。、ソース電圧ｖｓ。
ＲＯＭにつ（′Ｘで、その動作を述べる。書込みは、フ
ローティングゲート５ｄ、５ｓについて選択的に電子を
注入することによって行う。ドレイン側フローティング
ゲート６ｄに電子を注入する場合を讃込みＤとする。ソ
ース側）Ｏ−ティングゲート６Ｓに電子を注入する場合
を書込みＳとする。表１は各書込み時のフントロールゲ
ート電圧Ｖ 、ドレイン電圧■。、ソース電圧ｖｓ。
半導体基板電圧■１の条件を示したものである。
表 １
表１に示すように、書込み０ではコントロールゲート電
圧■６として１２．５Ｖ、ドレイン電圧ｖｏとして８ｖ
を印加し、Ｎ′″ソース領域３および半導体基板１を接
地する。チャネル領域４ｄ。
圧■６として１２．５Ｖ、ドレイン電圧ｖｏとして８ｖ
を印加し、Ｎ′″ソース領域３および半導体基板１を接
地する。チャネル領域４ｄ。
４Ｃ，４８は反転状態となり、Ｎ ソース領域３からＮ
−ドレイン領域９にむけて電子が流れ出す。
−ドレイン領域９にむけて電子が流れ出す。
この電子はドレイン−ソース間の電圧で加速され、Ｎ−
ドレイン領域９の近傍でホットエレクトロンとなる。こ
のホットエレクトロンは、フントロールゲート８による
電界に引かれ、ゲート酸化膜５のエネルギーギャップを
越えてフローティングゲート６ｄに注入される。このフ
ローティングゲート６ｄ中に選択的に電子が注入される
ことによって、書込みＤが完了する。
ドレイン領域９の近傍でホットエレクトロンとなる。こ
のホットエレクトロンは、フントロールゲート８による
電界に引かれ、ゲート酸化膜５のエネルギーギャップを
越えてフローティングゲート６ｄに注入される。このフ
ローティングゲート６ｄ中に選択的に電子が注入される
ことによって、書込みＤが完了する。
一方、自込みＳではコントロールゲート電圧Ｖ、として
１２．５Ｖ１ソース電圧Ｖ、として８Ｖを印加し、Ｎ
ドレイン領域２および半導体基板１を接地する。電子は
Ｎ−ドレイン領域９からＮ ソース領域３に向けて流れ
出す。この電子は、ソース−ドレイン間の電圧で加速さ
れ、Ｎ ソース領域３の近傍でホットエレクトロンとな
る。このＮ ソース領域３は、Ｎ−ドレインｉｔ！９に
比べて不純物濃度が高く、したがってＰＮ接合付近の電
界が強くなっている。このため、書込みＤの場合よりも
多くのホットエレクトロンが発生し、コントロールゲー
ト８による電界に引かれてフローティングゲート６Ｓ中
に、選択的により多くの電子が注入される。こうして書
込みＤより深いレベルの書込みＳが完了する。
１２．５Ｖ１ソース電圧Ｖ、として８Ｖを印加し、Ｎ
ドレイン領域２および半導体基板１を接地する。電子は
Ｎ−ドレイン領域９からＮ ソース領域３に向けて流れ
出す。この電子は、ソース−ドレイン間の電圧で加速さ
れ、Ｎ ソース領域３の近傍でホットエレクトロンとな
る。このＮ ソース領域３は、Ｎ−ドレインｉｔ！９に
比べて不純物濃度が高く、したがってＰＮ接合付近の電
界が強くなっている。このため、書込みＤの場合よりも
多くのホットエレクトロンが発生し、コントロールゲー
ト８による電界に引かれてフローティングゲート６Ｓ中
に、選択的により多くの電子が注入される。こうして書
込みＤより深いレベルの書込みＳが完了する。
書込みＤを行ったメモリトランジスタにコントロールゲ
ート電圧ｖ６として１２．５Ｖを印加し、Ｎ＋ドレイン
領域２および半導体基板１を接地すると、チャネル領域
４ｄ、４ｃ、４ｓはやはり反転状態となる。ソース電圧
■、として８■を印加すると上述したのと同様に、書込
みＤを損わずに書込みＳが行える。これを書込みＤ＆Ｓ
とする。
ート電圧ｖ６として１２．５Ｖを印加し、Ｎ＋ドレイン
領域２および半導体基板１を接地すると、チャネル領域
４ｄ、４ｃ、４ｓはやはり反転状態となる。ソース電圧
■、として８■を印加すると上述したのと同様に、書込
みＤを損わずに書込みＳが行える。これを書込みＤ＆Ｓ
とする。
なお、書込手順は逆でもよい。
このようにして、この実施例のメモリトランジスタの書
込み状態としては、書込み０．書込みＳ。
込み状態としては、書込み０．書込みＳ。
書込みＤ＆Ｓが選択できる。
次に各書込み状態におけるこのメモリトランジスタの読
出し特性について述べる。表２は各書込み状態および消
去状態での、ドレイン電圧ｖ、。
出し特性について述べる。表２は各書込み状態および消
去状態での、ドレイン電圧ｖ、。
ソース電圧■８．半導体基板電圧■１の設定条件、およ
びその条件のもとでのドレイン電流■、が流れ出す時の
コント０−ルゲート電圧の閾値電圧ＶＧ（■旧を示した
ものである。
びその条件のもとでのドレイン電流■、が流れ出す時の
コント０−ルゲート電圧の閾値電圧ＶＧ（■旧を示した
ものである。
表 ２
ドレイン電圧Ｖ。として１．５ｖを印加する。表２より
、消去状態ではコントロールゲート電圧ｖＧが１ｖの時
にチャネル領域４ｄ、４ｃ、４ｓはすべて反転状態とな
りドレイン電流Ｉ。が流れだす。自込みＤの場合、コン
トロールゲート電圧Ｖ６が１ｖではドレインＩｒ電流ｌ
。は流れない。これは、フローティングゲート６ｄに注
入された電子によって、チャネル領域４ｄに反転状態を
作るためのコントロールゲート電圧ＶＧの閾値が、消去
状態の場合よりも高くなっているからである。
、消去状態ではコントロールゲート電圧ｖＧが１ｖの時
にチャネル領域４ｄ、４ｃ、４ｓはすべて反転状態とな
りドレイン電流Ｉ。が流れだす。自込みＤの場合、コン
トロールゲート電圧Ｖ６が１ｖではドレインＩｒ電流ｌ
。は流れない。これは、フローティングゲート６ｄに注
入された電子によって、チャネル領域４ｄに反転状態を
作るためのコントロールゲート電圧ＶＧの閾値が、消去
状態の場合よりも高くなっているからである。
そのため、チャネル領域４Ｃ，４８が反転状態になって
も、チャネル領域４ｄは反転状態にならずしたがってド
レイン電流ｉｏは流れない。コントロールゲート電圧■
。が２ｖになるとチャネル領域４ｄも反転状態となリド
レインＩＲ流■。が流れだす。
も、チャネル領域４ｄは反転状態にならずしたがってド
レイン電流ｉｏは流れない。コントロールゲート電圧■
。が２ｖになるとチャネル領域４ｄも反転状態となリド
レインＩＲ流■。が流れだす。
書込みＳの場合、書込みＤよりも多くの電子がフローテ
ィングゲート６ｓに注入されている。このため、チャネ
ル領域４ｓに反転状態を作るためのコントロールゲート
電圧ｖＧの閾値はさらに高くなり３■となる。コントロ
ールゲート電圧Ｖ。
ィングゲート６ｓに注入されている。このため、チャネ
ル領域４ｓに反転状態を作るためのコントロールゲート
電圧ｖＧの閾値はさらに高くなり３■となる。コントロ
ールゲート電圧Ｖ。
を３ｖにするとチャネル領域４ｄ、４Ｃ，４８すべてが
反転状態となりドレイン電流ＩＯが流れだす。
反転状態となりドレイン電流ＩＯが流れだす。
書込みＤ＆Ｓの場合、コントロールゲート電圧■Ｇを３
ｖにすると書込みＳと同様に、チャネル領域４ｄ、４ｃ
、４ｓすべてが反転状態となるが、コントロールゲート
６ｄ中にも電子が注入されているのでチャネル領域４ｄ
の反転状態は書込みＳの場合よりも弱くなる。したがっ
て書込みＳよりもコンダクタンスは小さくなる。
ｖにすると書込みＳと同様に、チャネル領域４ｄ、４ｃ
、４ｓすべてが反転状態となるが、コントロールゲート
６ｄ中にも電子が注入されているのでチャネル領域４ｄ
の反転状態は書込みＳの場合よりも弱くなる。したがっ
て書込みＳよりもコンダクタンスは小さくなる。
第２図は各自込み状態および消去状態におけるコントロ
ールゲート電圧（ｖ６）−ドレイン電流（ｉｏ）特性を
示したグラフである。同図において［２１は消去時、Ｌ
２２は書込みＤ１Ｌ２３はは自込み８１Ｌ２４は書込み
Ｄ＆Ｓの場合の特性を示す。ドレイン電圧Ｖ。は１．５
ｖに設定する。
ールゲート電圧（ｖ６）−ドレイン電流（ｉｏ）特性を
示したグラフである。同図において［２１は消去時、Ｌ
２２は書込みＤ１Ｌ２３はは自込み８１Ｌ２４は書込み
Ｄ＆Ｓの場合の特性を示す。ドレイン電圧Ｖ。は１．５
ｖに設定する。
なお、消去状態、Ｉ込みり、書込みＳそれぞれの場合に
おいて、コントロールゲート電圧ｖ６の閾値を越えたあ
とのフンダクタンス特性がほぼ等しくなるようにメモリ
トランジスタを構成しておくものとする。
おいて、コントロールゲート電圧ｖ６の閾値を越えたあ
とのフンダクタンス特性がほぼ等しくなるようにメモリ
トランジスタを構成しておくものとする。
書込みＳと書込みＤ＆Ｓでは、コントロールゲート電圧
ｖＧの閾値はほぼ等しいが、前述したようにｖＧを増加
させた時のコンダクタンスが異なるのでグラフの傾きも
異なる。
ｖＧの閾値はほぼ等しいが、前述したようにｖＧを増加
させた時のコンダクタンスが異なるのでグラフの傾きも
異なる。
この４つの状態に対して読出し電圧ｖＲとして５ｖ程度
をコントロールゲート８に印旌する。消去状態、書込み
り、Ｉ込みＳ、！込みＤ＆Ｓそれぞれの場合において、
読出し電圧ｖＲをコントロ−ルゲート８に印加した時に
流れるドレイン電流■ をＩＤ１．ＩＤ２．ＩＤ３＝
１０４とする。この４つの電流には次のような関係が
成り立つ。
をコントロールゲート８に印旌する。消去状態、書込み
り、Ｉ込みＳ、！込みＤ＆Ｓそれぞれの場合において、
読出し電圧ｖＲをコントロ−ルゲート８に印加した時に
流れるドレイン電流■ をＩＤ１．ＩＤ２．ＩＤ３＝
１０４とする。この４つの電流には次のような関係が
成り立つ。
ＩＤ１＞ＩＤ２＞ＩＤ３＞ＩＤ４ °−；ｍ
ここで参照Ｗｉ流として’ ｒｅｆｌ” ｒ１３ｆ２”
ｒｅｆ３を次のような式を満足するように設定する。
ここで参照Ｗｉ流として’ ｒｅｆｌ” ｒ１３ｆ２”
ｒｅｆ３を次のような式を満足するように設定する。
’ ０１” ｒｅｆ３〉ＩＤ２
’ ０２〉Ｉｒｅｆ２〉ＩＤ３
ＩＤ３〉Ｉｒｃｆｌ〉ＩＤ４
消去および書込み状態の判定は、コントロールゲート電
圧Ｖ として５Ｖ程度の読出し電圧ＶＲを印加した時に
流れるドレイン電ｙＬｌ、ｘによって以下のようになさ
れる。
圧Ｖ として５Ｖ程度の読出し電圧ＶＲを印加した時に
流れるドレイン電ｙＬｌ、ｘによって以下のようになさ
れる。
’ＯＸ〉■ｒ。ｆ３の時は消去状態であり、たとえば０
０１６という情報を対応させる。
０１６という情報を対応させる。
Ｉｒｅｆ３〉ＩＯＸ〉■ｒｅｆ２の時は、自込みＤ状態
であり、たとえば０１１６という情報を対応させる。
であり、たとえば０１１６という情報を対応させる。
１ｒＯｆ２〉ｌＤＸ＞１ｒＯｆ１０時は書込みＳ状態で
あり、たとえば１０４．という情報を対応させる。
あり、たとえば１０４．という情報を対応させる。
’ ｒｅｆｔ〉■ＤＰ時は書込みＤ＆Ｓ状態であり、た
とえば１１１６という情報を対応させる。
とえば１１１６という情報を対応させる。
以上のような電流レベルの検出はセンスアンプなどで行
う。このようにして、消去および各書込みの状態に対応
して４つの情報が決まる。したがって１個のメモリトラ
ンジスタで４つの情報を記憶することができるＥＰＲＯ
Ｍを得ることができる。なおＮ−ドレイン領域９を設け
るかわりに、チャネル領域４ＳをＰ＋に深くドープする
こと、またはソース領域３のチャネル領域４Ｓ側をＮ＋
＋にさらに深くドープすることなどによっても同様の効
果が得られる。
う。このようにして、消去および各書込みの状態に対応
して４つの情報が決まる。したがって１個のメモリトラ
ンジスタで４つの情報を記憶することができるＥＰＲＯ
Ｍを得ることができる。なおＮ−ドレイン領域９を設け
るかわりに、チャネル領域４ＳをＰ＋に深くドープする
こと、またはソース領域３のチャネル領域４Ｓ側をＮ＋
＋にさらに深くドープすることなどによっても同様の効
果が得られる。
（発明の効果）
以上のように、この発明によれば１個のメモリトランジ
スタで３つの書込み状態および消去状態を実現できるの
で、４つの値を記憶するメモリトランジスタを得ること
ができる。したがってこのメモリトランジスタを用いれ
ば、大容量のＥＰＲＯＭを容易に得ることができる。
スタで３つの書込み状態および消去状態を実現できるの
で、４つの値を記憶するメモリトランジスタを得ること
ができる。したがってこのメモリトランジスタを用いれ
ば、大容量のＥＰＲＯＭを容易に得ることができる。
第１図はこの発明の一実施例であるメモリトランジスタ
の断面図、第２図はそのメモリトランジスタの特性を示
すグラフ、第３図は従来のＥＰＲＯＭのメモリトランジ
スタの断面図、第４図はそのメモリトランジスタの特性
を示すグラフである。 図において、１は半導体基板、２はＮ ドレイン領域、
３はＮ＋ソース領域、４ｄ、４Ｇ、４８はチャネル領域
、５．７はゲート酸化膜、６ｄ。 ６Ｓはフローティングゲート、８ばコントロールゲート
、９はＮ−ドレイン領域である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第２図 σ−ＦＬｍＶＧ 第−３図 第４図 ケ“−）１すＬ Ｇ 手続補正書（自発） 昭和 年 月 日 １、事件の表示 特願昭 ６３−０３８０５２号２
、発明の名称 不揮発性半導体記憶装置 ３、補正をする者 代表者志岐守哉 ５、補正の対象 明細書の［発明の詳細な説明の欄」 ６、補正の内容 （１） 明細書第１５頁第１５行の「００１６」を、
「１１２」に訂正する。 （２） 明細書第１５頁第１７行の「０１１６」を、
「１０□」に訂正する。 （３） 明細書第１５頁第１９行の「１０，６」を、
「０１２」に訂正する。 （４） 明細書第１６頁第１行の「１１１６」を、「
００□」に訂正する。 以上
の断面図、第２図はそのメモリトランジスタの特性を示
すグラフ、第３図は従来のＥＰＲＯＭのメモリトランジ
スタの断面図、第４図はそのメモリトランジスタの特性
を示すグラフである。 図において、１は半導体基板、２はＮ ドレイン領域、
３はＮ＋ソース領域、４ｄ、４Ｇ、４８はチャネル領域
、５．７はゲート酸化膜、６ｄ。 ６Ｓはフローティングゲート、８ばコントロールゲート
、９はＮ−ドレイン領域である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第２図 σ−ＦＬｍＶＧ 第−３図 第４図 ケ“−）１すＬ Ｇ 手続補正書（自発） 昭和 年 月 日 １、事件の表示 特願昭 ６３−０３８０５２号２
、発明の名称 不揮発性半導体記憶装置 ３、補正をする者 代表者志岐守哉 ５、補正の対象 明細書の［発明の詳細な説明の欄」 ６、補正の内容 （１） 明細書第１５頁第１５行の「００１６」を、
「１１２」に訂正する。 （２） 明細書第１５頁第１７行の「０１１６」を、
「１０□」に訂正する。 （３） 明細書第１５頁第１９行の「１０，６」を、
「０１２」に訂正する。 （４） 明細書第１６頁第１行の「１１１６」を、「
００□」に訂正する。 以上
Claims (1)
- （１）第１導電型の半導体基板と、 前記半導体基板の主面内に、所定間隔をおいて形成され
た前記半導体基板と反対導電型の第１及び第２の領域と
、 前記半導体基板上において、前記第１の領域側に形成さ
れた第１のフローティングゲートと、前記半導体基板上
において、前記第２の領域側に形成された第２のフロー
ティングゲートと、前記第１及び第２のフローティング
ゲート上部に形成されたコントロールゲートと、 前記半導体基板、第１のフローティングゲート、第２の
フローティングゲート、コントロールゲートを相互に絶
縁分離するための絶縁手段とを備え前記第１のフローテ
ィングゲート付近において前記第１の領域および前記半
導体基板の少なくとも一方の不純物濃度を、前記第２の
フローティングゲート付近における対応する領域の不純
物濃度と異ならせ、該第１のフローティングゲート付近
と該第２のフローティングゲート付近とで、生じる電界
の強さが異なるようにしたことを特徴とする不揮発性半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038052A JPH07120721B2 (ja) | 1988-02-19 | 1988-02-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63038052A JPH07120721B2 (ja) | 1988-02-19 | 1988-02-19 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01212472A true JPH01212472A (ja) | 1989-08-25 |
| JPH07120721B2 JPH07120721B2 (ja) | 1995-12-20 |
Family
ID=12514746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63038052A Expired - Fee Related JPH07120721B2 (ja) | 1988-02-19 | 1988-02-19 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120721B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02295169A (ja) * | 1989-05-09 | 1990-12-06 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH04253374A (ja) * | 1991-01-29 | 1992-09-09 | Fujitsu Ltd | 不揮発性半導体記憶装置およびその製造方法 |
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| US5923978A (en) * | 1995-12-18 | 1999-07-13 | Nec Corporation | Nonvolatile semiconductor memory and methods for manufacturing and using the same |
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| KR20010004990A (ko) * | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조 방법 |
| DE19611438B4 (de) * | 1995-03-22 | 2006-01-12 | Hyundai Electronics Industries Co., Ltd., Ichon | Flash-EEPROM-Speicherzelle mit zwei Floatinggate-Elektroden und Verfahren zu deren Herstellung |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169172A (ja) * | 1984-02-13 | 1985-09-02 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
| JPS6294987A (ja) * | 1985-10-21 | 1987-05-01 | Nec Corp | Ｍｉｓ電界効果型半導体装置及びその情報の検出方法 |
-
1988
- 1988-02-19 JP JP63038052A patent/JPH07120721B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120721B2 (ja) | 1995-12-20 |
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|---|---|---|---|
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