JPH02159071A - 不揮発性半導体記憶素子 - Google Patents
不揮発性半導体記憶素子Info
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- JPH02159071A JPH02159071A JP1205856A JP20585689A JPH02159071A JP H02159071 A JPH02159071 A JP H02159071A JP 1205856 A JP1205856 A JP 1205856A JP 20585689 A JP20585689 A JP 20585689A JP H02159071 A JPH02159071 A JP H02159071A
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- JP
- Japan
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- gate
- insulating film
- memory element
- semiconductor memory
- semiconductor substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、不揮発性半導体記憶素子に関し、より詳細に
は、不揮発性半導体記憶素子のセルの構造に関する。
は、不揮発性半導体記憶素子のセルの構造に関する。
［従来の技術］
第１図に示されている従来の不揮発性半導体記憶素子に
おいては、プログラムする間、１２〜１５Ｖの直流電圧
が制御ゲート６に印加され、そして、ドレイン領域内に
熱い電子を生成させるに十分な６〜８Ｖが、フローティ
ングゲート５内に電子を注入すべくドレイン７に印加さ
れる。これにより、ゲート酸化膜の障壁を乗り越えるの
に十分なエネルギを有する熱い電子が、フローティング
ゲートに蓄積される。
おいては、プログラムする間、１２〜１５Ｖの直流電圧
が制御ゲート６に印加され、そして、ドレイン領域内に
熱い電子を生成させるに十分な６〜８Ｖが、フローティ
ングゲート５内に電子を注入すべくドレイン７に印加さ
れる。これにより、ゲート酸化膜の障壁を乗り越えるの
に十分なエネルギを有する熱い電子が、フローティング
ゲートに蓄積される。
［発明が解決しようとする課題］
このため、従来の不揮発性半導体記憶素子においては、
プログラムする際に高い電圧がゲート６及びドレイン７
に印加されるので、大きな直流電流がセルアレー内を流
れるという問題点があった。
プログラムする際に高い電圧がゲート６及びドレイン７
に印加されるので、大きな直流電流がセルアレー内を流
れるという問題点があった。
更に、セルアレーを消去すべく、制御ゲート６にはＯＶ
そしてドレイン７には直流の１２〜１８Ｖが印加される
ので、注入された電子が、ドレイン７に向かってゲート
酸化膜を突き抜けるということが起こる。このため、フ
ローティングゲート酸化膜２が劣化するという問題点が
、プログラム／消去というサイクルの数が増加するに従
い、発生する。
そしてドレイン７には直流の１２〜１８Ｖが印加される
ので、注入された電子が、ドレイン７に向かってゲート
酸化膜を突き抜けるということが起こる。このため、フ
ローティングゲート酸化膜２が劣化するという問題点が
、プログラム／消去というサイクルの数が増加するに従
い、発生する。
従って、本発明の目的は、低電圧でのプログラミングを
可能にした不揮発性半導体記憶素子を提供することであ
る。
可能にした不揮発性半導体記憶素子を提供することであ
る。
また、本発明の他の目的は、記憶素子セルの信頼性を向
上させた不揮発性半導体記憶素子を提供することである
。
上させた不揮発性半導体記憶素子を提供することである
。
［課題を解決するための手段］
上記目的を達成するため、本発明によれば、半導体基板
上に形成された厚い酸化膜層からなるフイールド領域と
、該フィールド領域で囲まれた第１アクティブ領域と、
該フィールド領域で囲まれた第２アクティブ領域と、該
第１アクティブ領域上に形成された第１ゲート絶縁膜と
、該第２アクティブ領域上に形成された第２ゲート絶縁
膜と、該第１ゲート絶縁膜及び該第２ゲート絶縁膜上に
形成された低抵抗の第１ゲートと、該第１ゲート上に形
成された第３絶縁膜と、該第３絶縁膜上に形成された低
抵抗の第２ゲートと、該第１ゲートによって該第１ゲー
ト絶縁膜下方の該半導体基板上に形成されたチャネル領
域と、該チャネル領域によって該第１アクティブ領域内
において分離された、該半導体基板の型とは反対の型の
、高濃度にドーピングされたドレイン及びソースと、を
具備する不揮発性半導体記憶素子が提供される。
上に形成された厚い酸化膜層からなるフイールド領域と
、該フィールド領域で囲まれた第１アクティブ領域と、
該フィールド領域で囲まれた第２アクティブ領域と、該
第１アクティブ領域上に形成された第１ゲート絶縁膜と
、該第２アクティブ領域上に形成された第２ゲート絶縁
膜と、該第１ゲート絶縁膜及び該第２ゲート絶縁膜上に
形成された低抵抗の第１ゲートと、該第１ゲート上に形
成された第３絶縁膜と、該第３絶縁膜上に形成された低
抵抗の第２ゲートと、該第１ゲートによって該第１ゲー
ト絶縁膜下方の該半導体基板上に形成されたチャネル領
域と、該チャネル領域によって該第１アクティブ領域内
において分離された、該半導体基板の型とは反対の型の
、高濃度にドーピングされたドレイン及びソースと、を
具備する不揮発性半導体記憶素子が提供される。
［実 施 例］
以下、図面を参照して本発明の実施例について説明する
。
。
本発明に係る不揮発性半導体記憶素子のセルの構造を示
す第２図（ａ）、（ｂ）及び（ｃ）において、参照符号
１１はＮ−半導体基板、１２はフィールド酸化膜、１３
はトランジスタのチャネル、１４はトンネル酸化膜、１
５はフローティングゲート、１６は制御ゲート、１７は
インターポリ酸化膜をそれぞれ示す。
す第２図（ａ）、（ｂ）及び（ｃ）において、参照符号
１１はＮ−半導体基板、１２はフィールド酸化膜、１３
はトランジスタのチャネル、１４はトンネル酸化膜、１
５はフローティングゲート、１６は制御ゲート、１７は
インターポリ酸化膜をそれぞれ示す。
本発明の構造について説明すると、先ず、基板電位印加
手段Ｎ＋と単一のチャネル１３とを有するトランジスタ
が、半導体基板１１上に形成され、その基板電位印加手
段上にトンネル酸化膜１４が形成され、そして、そのト
ンネル酸化膜１４と単一のチャネルを有するトランジス
タとの上にフローティングゲートが形成される。次いで
、そのフローティングゲート１５上にインターポリ酸化
膜１７が形成された後、制御ゲート１６が形成される。
手段Ｎ＋と単一のチャネル１３とを有するトランジスタ
が、半導体基板１１上に形成され、その基板電位印加手
段上にトンネル酸化膜１４が形成され、そして、そのト
ンネル酸化膜１４と単一のチャネルを有するトランジス
タとの上にフローティングゲートが形成される。次いで
、そのフローティングゲート１５上にインターポリ酸化
膜１７が形成された後、制御ゲート１６が形成される。
以下、作用について説明する。
第２図（ｂ）を参照するに、セルアレーを消去すべく、
負の高い電圧が制御ゲートに印加され且つ５Ｖが半導体
基板１１に印加されると、半導体基板１１とフローティ
ングゲートとの間の電圧差に比例する電場が、トンネル
酸化膜１４に誘導される。
負の高い電圧が制御ゲートに印加され且つ５Ｖが半導体
基板１１に印加されると、半導体基板１１とフローティ
ングゲートとの間の電圧差に比例する電場が、トンネル
酸化膜１４に誘導される。
電場の強さが電子を突き抜けさせるに十分な程大きいと
、フローティングゲート１５における電子は、基板に向
かってフローティングゲートを離れる。この時、セルの
しきい値電圧（ＶＴＲ）は十分に負になる（ＶＴＲ＜＜
０）。
、フローティングゲート１５における電子は、基板に向
かってフローティングゲートを離れる。この時、セルの
しきい値電圧（ＶＴＲ）は十分に負になる（ＶＴＲ＜＜
０）。
次に、選択されたセルをプログラムすべく、消去後のし
きい値電圧（ＶＴＥ）よりも高いゲート−ソース電圧（
ＶＧＳ）が印加さ、れると、トランジスタはターンオン
して電流が流れる。ドレイン−ソース電圧（ＶＤＳ）が
十分に低いと（ＶＤＳ〈くＯ）、ドレイン近傍のチャネ
ル領域に熱い電子が生成される。これらの熱い電子の内
のいくつかは、それらがゲート酸化膜の障壁を乗り越え
るに十分なエネルギを有しているので、フローティング
ゲート内に注入される。この結果、プログラムされたセ
ルは、デプレション型即ち低いしきい値電圧を有するト
ランジスタとなり、゛プログラムされたセルのしきい値
電圧は正の方向にシフトする。
きい値電圧（ＶＴＥ）よりも高いゲート−ソース電圧（
ＶＧＳ）が印加さ、れると、トランジスタはターンオン
して電流が流れる。ドレイン−ソース電圧（ＶＤＳ）が
十分に低いと（ＶＤＳ〈くＯ）、ドレイン近傍のチャネ
ル領域に熱い電子が生成される。これらの熱い電子の内
のいくつかは、それらがゲート酸化膜の障壁を乗り越え
るに十分なエネルギを有しているので、フローティング
ゲート内に注入される。この結果、プログラムされたセ
ルは、デプレション型即ち低いしきい値電圧を有するト
ランジスタとなり、゛プログラムされたセルのしきい値
電圧は正の方向にシフトする。
プログラム又は消去されたセルのデータ（１又はＯ）を
決定すべく、ドレインに３Ｖ、ソースに５Ｖ、そしてゲ
ートに３Ｖがそれぞれ印加され、セルの電流（オン又は
オフ）によってデータ（１又はＯ）が決定される。
決定すべく、ドレインに３Ｖ、ソースに５Ｖ、そしてゲ
ートに３Ｖがそれぞれ印加され、セルの電流（オン又は
オフ）によってデータ（１又はＯ）が決定される。
［発明の効果］
以上のように、本発明によれば、半導体基板上の適切な
位置に基板電位印加手段とトンネル酸化膜とを形成する
ことにより、低電圧でのプログラミングが可能になるだ
けでな（、記憶素子のセルの信頼性も向上する。
位置に基板電位印加手段とトンネル酸化膜とを形成する
ことにより、低電圧でのプログラミングが可能になるだ
けでな（、記憶素子のセルの信頼性も向上する。
第１図は従来のセルの垂直構造図である。
第２図（ａ）は本発明に係るセルの平面構造図であり、
第２図（ｂ）及び第２図（ｃ）は第２図（ａ）のＡ−Ａ
線及びＢ−Ｂ線にそれぞれ沿う垂直構造図である。 １・・・ｐ型基板 ２・・・フローティングゲート酸化膜 ３・・・制御ゲート酸化膜 ３・・・制御ゲート酸化膜 ４・・・インターポリ酸化膜 ５・・・フローティングゲート ６・・・制御ゲート ７・・・ドレイン ８・・・ソース ト・・Ｎ型半導体基板 ２・・・フィールド酸化膜 ３・・・チャネル ４・・・トンネル酸化膜 ５・・・フローティングゲート ６・・・制御ゲート
第２図（ｂ）及び第２図（ｃ）は第２図（ａ）のＡ−Ａ
線及びＢ−Ｂ線にそれぞれ沿う垂直構造図である。 １・・・ｐ型基板 ２・・・フローティングゲート酸化膜 ３・・・制御ゲート酸化膜 ３・・・制御ゲート酸化膜 ４・・・インターポリ酸化膜 ５・・・フローティングゲート ６・・・制御ゲート ７・・・ドレイン ８・・・ソース ト・・Ｎ型半導体基板 ２・・・フィールド酸化膜 ３・・・チャネル ４・・・トンネル酸化膜 ５・・・フローティングゲート ６・・・制御ゲート
Claims (13)
- （１）半導体基板上に形成された厚い酸化膜層からなる
フィールド領域と、 該フィールド領域で囲まれた第１アクティブ領域と、 該フィールド領域で囲まれた第２アクティブ領域と、 該第１アクティブ領域上に形成された第１ゲート絶縁膜
と、 該第２アクティブ領域上に形成された第２ゲート絶縁膜
と、 該第１ゲート絶縁膜及び該第２ゲート絶縁膜上に形成さ
れた低抵抗の第１ゲートと、 該第１ゲート上に形成された第３絶縁膜と、該第３絶縁
膜上に形成された低抵抗の第２ゲートと、 該第１ゲートによって該第１ゲート絶縁膜下方の該半導
体基板上に形成されたチャネル領域と、該チャネル領域
によって該第１アクティブ領域内において分離された、
該半導体基板の型とは反対の型の、高濃度にドーピング
されたドレイン及びソースと、 を具備する不揮発性半導体記憶素子。 - （２）前記第２アクティブ領域内の第２ゲート絶縁膜下
方の基板が、前記半導体基板の型と同じ型で高濃度にド
ーピングされている請求項１記載の不揮発性半導体記憶
素子。 - （３）前記半導体基板がｎ型である一方、前記ソース及
び前記ドレインがｐ型不純物で高濃度にドーピングされ
ている請求項１記載の不揮発性半導体記憶素子。 - （４）前記半導体基板がｐ型半導体基板上に形成された
ｎ型ウェルであると共に、前記ソース及び前記ドレイン
がｐ型不純物で高濃度にドーピングされている請求項１
記載の不揮発性半導体記憶素子。 - （５）前記半導体基板がｎ型であると共に、前記第２ゲ
ート絶縁膜下方の領域がｎ型不純物で高濃度にドーピン
グされている請求項２記載の不揮発性半導体記憶素子。 - （６）前記半導体基板がｐ型半導体基板上に形成された
ｎ型ウェルであると共に、前記第２ゲート絶縁膜下方の
領域がｎ型不純物で高濃度にドーピングされている請求
項２記載の不揮発性半導体記憶素子。 - （７）前記第１ゲート絶縁膜がＳｉＯ＿２層であり、前
記第２ゲート絶縁膜がＳｉＯ＿２層であり、そして、前
記第３絶縁膜がＳｉＯ＿２層又は酸化物／窒化物／酸化
物の複合膜層である請求項１記載の不揮発性半導体記憶
素子。 - （８）前記第１ゲート及び前記第２ゲートがポリシリコ
ンで形成されており、且つ、抵抗を下げるためにｎ型ド
ナーが該ポリシリコンに注入されている請求項１記載の
不揮発性半導体記憶素子。 - （９）前記第２ゲートが、高濃度にドーピングされたポ
リシリコンと低抵抗の金属又はケイ化物とから形成され
ている請求項１記載の不揮発性半導体記憶素子。 - （１０）前記第２ゲート絶縁膜が５０〜１５０オングス
トローム厚の酸化膜であり、これにより、セルを消去す
る際、前記第２ゲートと前記半導体基板との間の電圧差
によって電子が第２ゲート酸化膜を通って該半導体基板
へ抜け出るようにし、もって、しきい値電圧が負の方向
に変化させられる請求項１記載の不揮発性半導体記憶素
子。 - （１１）前記第１ゲート絶縁膜が１００〜５００オング
ストローム厚の酸化膜であり、これにより、セルをプロ
グラムする際、前記第１ゲートがターンオンされて高い
ソース‐ドレイン電圧に起因する熱い電子が該酸化膜の
障壁を乗り越えることによって該第１ゲート内に注入さ
れ、もって、しきい値電圧が正の方向に変化させられる
請求項１記載の不揮発性半導体記憶素子。 - （１２）前記第３絶縁膜を形成するに当たり、該第３絶
縁膜が１５０〜６００オングストロームの厚さを有する
請求項１記載の不揮発性半導体記憶素子。 - （１３）前記第１ゲート及び前記第２ゲートが自己整列
エッチングされる請求項１記載の不揮発性半導体記憶素
子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880015779A KR920001402B1 (ko) | 1988-11-29 | 1988-11-29 | 불휘발성 반도체 기억소자 |
| KR88-15779 | 1988-11-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159071A true JPH02159071A (ja) | 1990-06-19 |
| JP2505286B2 JP2505286B2 (ja) | 1996-06-05 |
Family
ID=19279692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1205856A Expired - Lifetime JP2505286B2 (ja) | 1988-11-29 | 1989-08-10 | 不揮発性半導体記憶素子 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5019881A (ja) |
| JP (1) | JP2505286B2 (ja) |
| KR (1) | KR920001402B1 (ja) |
| DE (1) | DE3926474C2 (ja) |
| FR (1) | FR2639765B1 (ja) |
| GB (1) | GB2225485B (ja) |
| NL (1) | NL192066C (ja) |
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| KR0136995B1 (ko) * | 1994-09-08 | 1998-04-24 | 김주용 | 비휘발성메모리셀의제조방법 |
| ATE196036T1 (de) * | 1995-11-21 | 2000-09-15 | Programmable Microelectronics | Nichtflüchtige pmos-speicheranordnung mit einer einzigen polysiliziumschicht |
| KR970053902A (ko) * | 1995-12-30 | 1997-07-31 | 김광호 | 공정시간 단축형 반도체 제조방법 |
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| KR100391015B1 (ko) * | 2001-01-15 | 2003-07-12 | 황만택 | 지압 및 맛사지 효과 있는 배와 장(腸) 맛사지기 |
| KR100402634B1 (ko) * | 2001-03-07 | 2003-10-22 | 황만택 | 지압 및 맛사지 효과 잇는 배와 장(腸) 맛사지기 |
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