JPH01212935A - 多重化符号変換方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多重化端局中継装置の多重化処理過程におい
て、伝送路のＢ　Ｓ　Ｉ　（Ｂｉｔ　５ｅｑｕｅｕｃｅ
Ｉ　ｎｄｅｐａｎｄａｎｃａ　）化を行うことを目的と
して用いられる多重化符号変換方式に関するものである
。

（従来技術〕 〔１〕Ｃビット挿入法 従来、多重化端局中継装置の多重化処理過程におけるＣ
ビットを挿入して多重符号を得る多重化符号変換方式と
しては次のような方法がある。

第６Ａ図及び第６Ｂ図、第７Ａ図及び第７Ｂ図は、従来
のＣビット挿入法の例を示す説明図であり、送信側では
、１０チヤネルの入力信号に対して１両者とも１０個の
情報ビットに対しＣビットを１ビット付加して１０ビッ
ト・ＩＣビット符号（以後１０ＢＩＣ符号という）を得
る場合である。

なお、説明は情報ビットとＣビットのみに着目している
。

（ｉ）シリアル処理の場合 第６Ａ図は、既に多重化された信号系列に対してシリア
ル処理によりＣビットを挿入する場合である。

第６Ａ図において、１は処理部であり、速度変換部ＩＡ
、スクランブル部ＩＢ、Ｃビット挿入部ＩＣからなって
いる。ｆｏは低次群入力の周波数。

ｆｃはＣビットのみの周波数である。

第６Ａ図及び第６Ｂ図において、多重化後信号Ｐからな
る入力信号■は、処理部１の速度変換部ＩＡによってＣ
ビットの入る位置が確保される。

すなわち、入力信号■が１０ビット入力する毎にＣビッ
ト位置が確保されている（第６Ａ図及び第６Ｂ図の信号
■）、この信号■は、スクランブル部ＩＢによりスクラ
ンブルされ（第６Ａ図及び第６Ｂ図の信号■）、最後に
Ｃビット挿入部ＩＣにより直前ビットの反転値を前記Ｃ
ビットの位置に挿入することにより１０ＢＩＣ符号■が
得られる。

（…）パラレルの場合 第７Ａ図及び第７Ｂ図は、パラレル処理の場合のＣビッ
ト挿入法の場合であり、多重化前の低速動作部分で処理
を行う方法である。

第７Ａ図及び第７Ｂ図において、各チャネルＣｈ１〜ｃ
ｈ４にそれぞれ入力される入力信号に対して、シリアル
処理の場合と同様に、処理部１の速度変換部ＩＡにより
速度変換を行いＣビット位置を確保する。その後スクラ
ンブル部ＩＢによりスクランブルを行い、Ｃビット位置
にマーク“１”を挿入して出力する（第７Ａ図及び第７
Ｂ図の信号■）。これらの出力に対して遅延素子２によ
りそれぞれ適当な遅延を与え（第７Ａ図及び第７Ｂ図の
信号■）、並／直列変換回路３により、並／直列変換し
て多重化後信号Ｐ′にも１１ビット毎にＣビット位置（
マーク）が現れる（第７Ａ図及び第７Ｂ図の信号■）、
最後に、Ｃビット変換回路４によりＣピット位Ｉ！（マ
ーク）をその直前ビットの反転値に書き替えることによ
り１０ＢＩＣ符号■が得られる。

（迅）並／直列変換回路を用いる場合 第８Ａ図は、並／直列変換回路を用いてＣビットを挿入
する方法の例を示す説明図である。

第８Ａ図において、３′は並／直列変換回路、５は反転
用インバータである。

この方法は、第８Ａ図に示すように、ｎチャネルの多重
を行う際、（ｎ＋１）多重用の並／直列変換回路３′を
用い、そのうちの１チヤネルを前チャネルの反転値とす
ることによりｍ８１Ｇ符号を得るものである。ただし、
この場合、ｍ　＝　ｎとなるため、多重チャネル数ｎが
小さいほど速度上昇が大きくなる。

〔２〕チャンネル選択制御法 （ｉ）シリアル処理の場合 多重化された後の信号にフレームが存在する場合は、信
号のフレーム同期をとることにより、同時にチャネル選
択がなされる。多重化された後の信号にフレームが存在
する場合は、後述するパラレル処理の場合と同様である
。

（五）パラレルの場合 多重化後信号を直／並列変換回路で並列展開する際、一
般に直／並列変換回路の出力チャネルの位置は不定とな
る。この様子を第９図に示す。

第９図に示すように、チャンネルｃｈｉ、ｃｈ２、ｃｈ
３．ｃｈ４の順番で多重化されている信号を直／並列変
換回路６により直／並列変換すると、出力チャネル順番
はｃｈｉ、ｃｈ２．ｃｈ３゜ｃｈ４の順番が保たれるが
、どのチャネルがどの端子９に出力されるかは不定であ
る。したがって、チャネルの擁立のためには、並列展開
された信号中からチャネルの情報を取り出して、直／並
列変換回路６を制御する機能が必要となる。一般には、
並列展開された信号それぞれに対してフレーム同期回路
１０によりフレーム同期をとり、フレーム中のチャネル
識別ビットＢＳを検出して、そのチャネル識別ビットＢ
Ｓによりチャネル制御回路８Ａを通して直／並列変換回
路６を制御する方法がとられるので、正しいチャネルが
正しい端子９に出力されるまで、（フレーム同期確立）
→（チャネル識別ビットＢの検出）→（直／並列変換回
路６の制御）→・・・という操作が繰り返される。

（ｉｎ）直／並列変換回路を用いる場合前述の第８Ａ図
に示した例のように、送信側でＣビットがある特定チャ
ネルの反転値になっている場合には、その受信側では、
第８Ｂ図に示すように、それら２つのチャネルの規則性
を用いてチャネル選択制御を行う方法も可能である。

第８Ｂ図において、６は直／並列変換回路、７は比較器
、８はチャネル制御回路である。

第８Ｂ図の例の場合は、チャネルｎの信号とその反転信
号が、直／並列変換回路６の出力端子ｎと（ｎ　＋　１
）に出力されている時にのみ、２つのチャネル信号の規
則性が現れるので、比較回路７によりこれを検出して、
その検出値によりチャネル制御回路８を通してチャネル
制御を行うことができる。

〔発明が解決しようとする課題〕

しかしながら、前述の第８Ａ図及び第８Ｂ図に示す従来
の多重化符号変換方式では、ｎチャネルの多重を行う際
、（ｎ＋１）多重用の並／直列変換回路３及び直／並列
変換回路６を用い、そのうちの１チヤネルを前チャネル
の反転値とすることによりｍ　Ｂ　Ｉ　Ｇ符号を得るも
のであるので、この場合、ｍ＝ｎとなるため、多重チャ
ネル数ｎが小さいほど速度上昇が大きくなるという問題
があった。

すなわち、一般に、超高速の伝送方式では、ハード的な
制約からパラレル処理による構成（第７Ａ図）がとられ
るが、前述の構成では、最下段の低速度処理部分で速度
変換が行われ、Ｃビット位置が挿入されるため、入力イ
ンタフェースのフレームフォーマットを保つことはでき
ない、一方、第８Ａ図の構成では入力インタフェースの
フレームフォーマットを保つことが可能であるが、速度
上昇が大きい（例えば、ｎ＝４の時には４ＢＩＣ符号と
なり、速度上昇率は１．２５である）ため、超高速の伝
送方式には適さないという問題があった。

また、前述の第９図に示す従来の多重化符号変換方式で
は、正しいチャネルが正しい端子９に出力されるまで、
（フレーム同期確立）→（チャネル識別ビットＢの検出
）→（直／並列変換回路６の制御）→・・・という操作
が繰り返されるので、チャネル選択制御に時間がかかる
という問題があった。

本発明は、前記問題点を解決するためになされたもので
ある。

本発明の目的は、多重化端局中継装置の多重化符号変換
方式において、多重化処理過程におけるＣビットを挿入
する際に、速度上昇率を小さくシ。

多重構成を柔軟性かつ容易に行うことができる技術を提
供することにある。

本発明の他の目的は、多重化端局中継装置の多重化符号
変換方式において、その受信側の直／並列変換部では、
挿入されているＣビットを利用してチャネル選択制御を
行い、従来のチャネル選択制御と比べて、多重構成を容
易にしかつチャネル選択制御時間を短くすることができ
る技術を提供することにある。

本発明の前記ならびにその他の課題と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、本発明は、多重化端局中継装置の多重化処理
過程におけるＣビットを挿入する多重化符号変換方式に
おいて、送信側では、ｎチャネルの入力信号に対して、
チャネル１〜ｎｔｉ−に回多重する毎に、ある特定チャ
ネルの反転値であるＣビットを１ビット付加し、受信側
では、前記送信側で挿入されているＣビットと特定チャ
ネルとの規則性をもとにチャネル選択を行うことを最も
主要な特徴とするものである。

〔作用〕

前述の手段によれば、多重化における最終段の並／直列
変換部でＣビット挿入処理を行うことにより、多重化の
途中段階における速度上昇を抑え、入力インタフェース
のフレームフォーマットを利用して多重処理を、比較的
小さな速度上昇で行えるので、柔軟性のある処理を容易
に行うことができる。

また、受信側の直／並列変換部では、挿入されているＣ
ビットをもとにチャネル選択制御を行い、従来のチャネ
ル選択制御と比べて、多重構成を容易にしかつチャネル
選択制御時間を短くすることができる。

〔発明の実施例〕

以十、本発明の一実施例を図面に基づいて詳細に説明す
る。

なお、実施例を説明するための全回において。

同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。

〔実施例１〕 第１Ａ図は、本発明の多重化符号変換方式を実施する一
実施例の８８ＩＣ符号発生機能付並／直列変換回路の概
略構成を説明するためのブロック回路図であり、第１Ｂ
図は、第１Ａ図の８８ＩＣ符号発生機能付並／直列変換
回路の動作を説明するためのタイムチャートである。

第１Ａ図において、１１はＡＮＤゲート回路、１２はＯ
Ｒゲート回路、１３．１４はフリップフロップ、１５は
１７９分周回路を有する制御信号発生回路である。

本実施例１の８ＢＩＣ符号発生機能付並／直列変換回路
は、第１図及び第１Ｂ図に示すように、入力チャネルｃ
ｈｉ〜ｃｈ４の信号１−１．１−２．１−２．１−３，
２−１．２−２．２−３゜３−１．３−２．３−３．４
−１．４−２．４−３及びチャネルｃｈ４の信号４−１
．４−２．４−３の反転信号ＣＯＭ　（信号４−１．４
−２．４コ１）に対して、１７９分周回路を有する制御
信号発生回路１５で生成した制御パルスＡ−ＥをＡＮＤ
ゲート回路１１及びＯＲゲート回路１２を用いて加える
ことにより、第１Ｂ図に示すタイムチャートのようにフ
リップフロップ１４の出力端子Ｑに８８ＩＣ符号Ｑが出
力される。クロックＣＬＫは１式（１）で示す周波数か
らなっている。

ＣＬＫの周波数＝（入力信号の周波数）×（多重数）×
（Ｃビットによ る速度上昇率）・・・・・（１） このＣ，ＬＫの周波数は、例えば位相ロック・ループ（
Ｐ　Ｌ　Ｌ　：　Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ
）回路で作成される。この例では、（入力信号の周波数
）Ｘ４ｘ９／８となるので、入力信号の４．５倍の周波
数のクロックを供給すればよい。

制御信号発生回路１５では、ジョンソン・リングカウン
タなどの分周出力を組み合せることにより制御パルスＡ
−Ｅを生成することができる。

第１Ａ図に示す回路と同様の回路で、８ＢＩＣ以外の符
号も発生可能であるが、発生可能なｍＢＩＣ符号のｍと
多重チャネル数ｎとの間には、式（２）の関係がある。

ｍ　＝ｋｎ”””ｅ（２） 式（２）において、に＝１．２．３・・・である。

入力チャネルｃｈｉ〜ｃｈｎとチャネルｃｈｎの信号の
反転信号に対して、１／　（ｍ＋１）分周器を有する制
御信号発生回路で生成した制御パルスを加えることによ
って、ｍＢ１Ｇ符号が得られる。

このように、ｍＢＩＣ系伝送路符号のＣビットを挿入す
る手段を並／直列変換回路に組み込んで、多重化におけ
る最終段の並／直列変換部でＣビット挿−入処理を行う
ことにより、多重化の途中段階における速度上昇を抑え
、入力インタフェースのフレームフォーマットを利用し
た多重処理を、比較的小さな速度上昇で行えるので、柔
軟性のある処理を容易に行うことができる。

〔実施例２〕 第２Ａ図は、本発明の多重化符号変換方式を実施する一
実施例の８８ＩＣ符号用チャネル選択機能付直／並列変
換回路の概略構成を説明するためのブロック回路図であ
り、第２Ｂ図は、第２Ａ図の８８ＩＣ符号用チャネル選
択機能付直／並列変換回路の動作を説明するためのタイ
ムチートである。

第２Ａ図及び第２Ｂ図において、　２１．２２はフリッ
プフロップ、２３は排他的論理和回路、２４は１７９分
周回路を有する制御信号発生回路、２５は１７４分周回
路を有する制御信号発生回路、２６は周波数の周期をと
るための位相ロック・ループ（ＰＬＬ）回路、２７は信
号反転用インバータである。

本実施例の８８ＩＣ符号用チャネル選択機能付直／並列
変換回路は、第２Ａ図及び第２Ｂ図に示すように、入力
信号（８Ｂ　Ｉ　Ｃ符号）は５つのフリップフロップ２
１に並列に入力され、１７９分周回路を有する制御信号
発生回路２４で作られた制御信号Ａ−Ｅで駆動される。

フリップフロップ２１の出力端子Ｑには出力信号Ｑ１〜
Ｑ５が出力される。

ここで、１７９分周回路を有する制御信号発生回路２４
は、実施例１で示した制御信号発生回路１５と同様のも
のである。出力信号Ｑ４とＱ５は、排他的論理和回路２
３により排他的論理和をとり、これをチャネル制御信号
（Ｃビットチエツク信号）Ｃ８として利用する。多重化
時のチャネル４とＣビットが出力信号Ｑ４とＱ５に出力
されているときにのみチャネル制御信号Ｃ８の値が常に
“１”となるため、これをもとにチャネル制御を行うこ
とが可能となる。

出力信号Ｑ１〜Ｑ４は、再びフリップフロップ２２に入
力され、もとの低次群クロックで読み出される。入力信
号の第１クロツク（ＣＬＫＩ）は、Ｃビットによる速度
上昇が含まれているので、適当な位相ロック・ループ（
Ｐ　Ｌ　Ｌ）回路２６によってそれを取り除いた第２ク
ロツク（ＣＬＫ２）を発生させる。

ＣＬＫ２の周波数＝（ＣＬＫＩの周波数）×（速度上昇
率の逆数）・・・・・（３） この例の場合は、ＣＬＫ２の周波数はＣＬＫＩの周波数
の８７９倍となる。このＣＬＫ２から１７４分周回路を
有する制御信号発生回路２５で制御信号Ａ′〜Ｄ′を発
生させ、後段のフリップフロップ２２を駆動することに
より、チャネルｃｈｉ〜チャネルｃｈ４の低次群信号が
出力される。１／４分周回路を有する制御信号発生回路
２５も１／９分周回路を有する制御信号発生回路２４と
同様の回路で実現できる。

式（２）を満たす送信側のｍ８１Ｇ符号発生機能付並／
直列変換回路と対向する受信側のｍＢＩＣ符号チャネル
選択機能付直／並列変換回路は。

第２Ａ図に示す回路と同様の回路で実現することができ
る。　　　　　。

このようにすることにより、受信側の直／並列変換部で
は、挿入されているＣビットをもとにチャネル選択制御
を行い、従来のチャネル選択制御と比べて、多重構成を
容易にかつ選択制御時間を短くすることができる。

〔実施例３〕 第３Ａ図及び第３Ｂ図は、本発明の多重化符号変換方式
を実施する一実施例のＣビット挿入機能付並／直列変換
回路を多重化の最終段に用い、途中段階での同期フレー
ムフォーマットの保持を可能とした多重化装置の概略構
成を説明するためのブロック回路図であり、第３Ａ図は
送信側の回路、第３Ｂ図は受信側の回路である。

第３Ａ図及び第３Ｂ図において、３１．３２は同期多重
処理部、３３はＣビット挿入機能付並／直列変換回路、
３４は送信器、３５は受信器、３６はチャンネル選択機
能付直／並変換回路、３？、　３８は同期分離処理部、
ｆ、は低次群入力信号の周波数である。

本実施例３のＣビット挿入機能付並／直列変換回路を多
重化の最終段に用い、途中段階での同期フレームフォー
マットの保持を可能とした多重化装置は、第３Ａ図及び
第３Ｂ図に示すように、４×４×４の３段階構成による
多重・分離の例であり、送信側及び受信側の回路ともに
、多重化の各段階で同期フレームフォーマットが保持さ
れており、各段階で入出力インタフェース（ｆ、、４ｆ
、。

１６　ｆ、）を設けることができる。

なお、この場合の速度上昇は、（ｍ＋１）／ｍでｍ＝８
のとき１，１２５、ｍ＝１２のとき１．０８３であり、
前述した従来の例（１）　−（ｎｉ）及び（２）　−（
ｉｉｉ）の方法を用いる場合（ｍ　＝　４　。

速度上昇１．２５）と比べて速度上昇が小さい。

また、中継器では、チャネル選択機能付直列／並列変換
回路を用いるだけで、第３Ａ図及び第３Ｂ図に示す入出
力インタフェース１６ｆ、の同期インターフェースを取
り出すことができ、この信号に対して信号挿入及び抽出
（Ａｄｄ−Ｄｒｏｐ）を行うことも可能である。

なお、Ａｄｄ−Ｄｒｏｐは、流れている多重化信号中の
任意のチャネルの信号を取出したり、また挿入したりす
る機能であり、フレームフォーマットが保持されている
ときのみ可能である。

（実施例４〕 第４Ａ図及び第４Ｂ図は１本発明の多重化符号変換方式
を実施する一実施例のＣビット挿入機能付並／直列変換
回路を各段に用いた、多段型の多重化装置の概略構成例
を説明するためのブロック回路図であり、第４Ａ図は送
信側の回路、第４Ｂ図は受信側の回路である。

第４Ａ図及び第４Ｂ図において、　４１．４１’は低次
群（ｆ、インタフェース）用モジュル、　４２．４２′
は高次群（４ｆ０インタフエース）用モジュル、４３、
４３’は高次群（１６ｆ、インタフェース）用モジュル
、　４４．４５．４６はＣビット挿入機能付並／直列変
換回路、４７は送信器、４８は受信器、４９はＣビット
検出チエツク回路、５０．５１．５２はチャネル選択機
能付直列／並列変換回路、ｆ６は低次群入力信号のビッ
トレートである。

本実施例４のＣビット挿入機能付並／直列変換回路を各
段に用いた多段型の多重化装置は、第４Ａ図及び第４Ｂ
図に示すように、４Ｘ４Ｘ４の３段構成による６４多重
・分離の例である。

この例の場合、Ｃビットは送信側の各段階の並／直列変
換回路４４．４５．４６で挿入されるため、速度上昇が
やや大きくなるという欠点を有するが、受信側のチャネ
ル選択機能付直／並列変換回路５０゜５１．５２では、
各段階でＣビットを用いてチャネル選択制御を行うため
従来の方法に比べてチャネル選択制御時間を著しく減少
させることができる。

この場合の速度上昇は、（ｍ＋１）”／ｍ”で。

ｍ＝８のとき１，４２４、ｍ＝１２のとき１．２７１で
あるが、前述の従来の例（１３−（ｎｉ）及び（２）　
−（ｉｎ）の方法を用いる場合（ｍ＝４、速度上昇１．
９５３）と比べると速度上昇が極めて小さい。

次に、前述の本発明の実施例１〜実施例４のそれぞれの
多重化符号変換方式と、従来の並／直列変換回路、直／
並列変換回路を用いた多重化符号変換方式との速度上昇
率の比較を第５図に示す。

第５図において、（イ）は本発明の実施例１及び実施例
２の多重化符号変換方式の場合の速度上昇率曲線であり
、（ロ）は本発明の実施例３及び実施例４の多重化符号
変換方式の場合の速度上昇率曲線である。また、（ハ）
は従来の第８Ａ図及び第８Ｂ図に示す多重化符号変換方
式の場合の速度上昇率曲線であり、（ニ）は従来の第８
Ａ図及び第８Ｂに示す多重化符号変換方式をｎ＝４Ｘ４
×４の３段階多重に用いた場合の速度上昇率曲線である
。

以上の説明かられかるように、前述の本発明の実施例に
よれば、比較的簡単な構成で、速度上昇率の小さい、Ｃ
ビット付加機能付並／直列変換回路及びＣビットを利用
したチャネル選択機能付直／並列変換回路を得ることが
できる。

これらを用いて、Ｃビット挿入による速度上昇を、多重
化の最終段階、つまり伝送路に送出する直前の段階で行
うようにすると、多重化の途中段重では入力のフレーム
フォーマットを保持したままの処理が可能となる。これ
により、ＴＩＬ在、規格化が進められている高次群同期
フレームフォーマットによる入力を、フレームフォーマ
ットを保ったまま多重化し、さらに、各次群の入力を収
容可能な多重化端局装置を実現することが可能となる。

また、高次群フレームフォーマットとの適合をとること
は、信号のとり出し、挿入が可能な端局中継装置（入ｄ
　ｄ　−Ｄ　ｒ　ｏ　ｐ−ＭＵＸ）等の多重化符号変換
方式の実現性などの多くのメリットが期待できる。

一方、前記本発明の実施例によるＣビット付加機能付並
／直変換回路、チャネル選択機能付直／並列変換回路を
多重化の各段階で用いることにより、従来の方法に比べ
て、チャネル選択制御時間が著しく短い構成方法を実現
することも可能である。（ただし、この場合は、途中段
階でのフレームフォーマットの保持はできない、） さらに、Ｃビット挿入機能付並／直列変換回路。

チャネル選択機能付直／並列変換回路をそれぞれ１チツ
プ化することにより、信頼性及び経済性の向上も期待で
きる。

以上１本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように１本発明によれば、多重化におけ
る最終段の並／直列変換部でＣビット挿入処理を行うこ
とにより、多重化の途中段階における速度上昇を抑え、
入力インタフェースのフレームフォーマットを利用した
多重処理を、比較的小さな速度上昇で行えるので、柔軟
性のある処理を容易に行うことができる。

また、受信側の直／並列変換部では、挿入されているＣ
ビットを利用してチャネル選択制御を行うので、従来の
チャネル選択制御と比べて、多重構成を容易にしかつ選
択制御時間を短くすることができる。

【図面の簡単な説明】

第１Ａ図は１本発明の多重化符号変換方式を実施する一
実施例の８８ＩＣ符号発生機能付並／直列変換回路の概
略構成を説明するためのブロック回路図。 第１Ｂ図は、第１Ａ図の８８ＩＣ符号発生機能付並／直
列変換回路の動作を説明するためのタイムチャート。 第２Ａ図は、本発明の多重化符号変換方式を実施する一
実施例の８８ＩＣ符号用チャネル選択機能付直／並列変
換回路の概略構成を説明するためのブロック回路図。 第２Ｂ図は、第１Ａ図の８８ＩＣ符号用チャネル選択機
能付直／並列変換回路の動作を説明するためのタイムチ
ート、 第３Ａ図及び第３Ｂ図は、本発明の多重化符号変換方式
を実施する一実施例のＣビット挿入機能付並／直列変換
回路を多重化の最終段に用い、途中段階での同期フレー
ムフォーマットの保持を可能とした多重化装置の概略構
成を説明するためのブロック回路図。 第４Ａ図及び第４Ｂ図は１本発明の多重化符号変換方式
を実施する一実施例のＣビット挿入機能付並／直列変換
回路を各段に用いた、多段型の多重化装置の概略構成例
を説明するためのブロック回路図、 第５図は、本発明の実施例１〜実施例４のそれぞれの多
重化符号変換方式と、従来の並／直列変換回路、直／並
列変換回路を用いた多重化符号変換方式との速度上昇率
を比較するための実験結果を示すグラフ。 第６Ａ図、第６Ｂ図、第７Ａ図、第７Ｂ図、第８Ａ図、
第８Ｂ図及び第９図は、従来の多重化符号変換方式の問
題点を説明するための図である。 図中、１１・・・ＡＮＤゲート回路、１２・・・ＯＲゲ
ート回路、１３．１４・・・フリップフロップ、１５・
・・１．７９分周回路を有する制御信号発生回路、　２
１．２２・・・フリップチップ、２３・・・排他的論理
和回路、２４・・・１７９分周回路を有する制御信号発
生回路、２５・・・１７４分周回路を有する制御信号発
生回路、２６・・・周波周期のための位相ロック・ルー
プ（ＰＬＬ）回路。 ２７・・・信号反転用インバータ、３１．３２・・・同
期多重処理部、３３・・・Ｃビット挿入機能付並／直列
変換回路、３４・・・送信器、３５・・・受信器、３６
・・・チャンネル選択機能付直／並変換回路、　３？、
　３８・・・同期分離処理部、　４１．４１’・・・低
次群（ｆ、インタフェース）用モジュル、　４２．４２
’・・・高次群（４ｆ１インタフエース）用モジュル、
４３．４３’・・・高次群（１６ｆ。 インタフェース）用モジュル、　４４．４５．４６・・
・Ｃビット挿入機能付並／直列変換回路、４７・・・送
信器、４８・・・受信器、４６・・・Ｃビット検出回路
、５０．５１．５２・・・チャネル選択機能付直列／並
列変換回路である。

Claims (1)

【特許請求の範囲】
1. （１）多重化端局中継装置の多重化処理過程における同
   符号連続抑圧用冗長ビットを挿入する多重化符号変換方
   式において、送信側では、ｎチャネルの入力信号に対し
   て、チャネル１〜ｎをｋ回多重する毎に、ある特定チャ
   ネルの反転値である冗長ビットを１ビット付加し、受信
   側では、前記送信側で挿入されている冗長ビットと特定
   チャネルとの規則性をもとにチャネル選択を行うことを
   特徴とする多重化符号変換方式。