JPH09284246A - デマルチプレクサ - Google Patents
デマルチプレクサInfo
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- JPH09284246A JPH09284246A JP8918496A JP8918496A JPH09284246A JP H09284246 A JPH09284246 A JP H09284246A JP 8918496 A JP8918496 A JP 8918496A JP 8918496 A JP8918496 A JP 8918496A JP H09284246 A JPH09284246 A JP H09284246A
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- Japan
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- demultiplexer
- stage
- frequency divider
- signal
- waveform
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Abstract
(57)【要約】
【解決しようとする課題】 遅延回路等の遅延時間変動
の影響を抑えてクロック信号間の位相を制御し、動作余
裕度を十分に確保できるデマルチプレクサを提供する。 【解決手段】 クロック信号分周回路部が１／Ｎ分周ク
ロックを生成するＭ個（２M ＝Ｎ）のＴフリップフロッ
プから構成され、１：２デマルチプレクサのクロック入
力に入力されるｋ段目のＴフリップフロップの出力の論
理関係を、Ｋ＋１段目と逆にすることによりクロック信
号間のタイミングを制御する手段を有する。 【効果】 クロック信号の位相を制御するために、イン
バータ等の多段接続による遅延回路が不要であり、しか
もデバイスの特性変動による影響を小さくできることか
ら動作余裕度を十分に確保できる利点がある。更に、素
子数及び消費電力の減少したＬＳＩを構成することがで
きる。
の影響を抑えてクロック信号間の位相を制御し、動作余
裕度を十分に確保できるデマルチプレクサを提供する。 【解決手段】 クロック信号分周回路部が１／Ｎ分周ク
ロックを生成するＭ個（２M ＝Ｎ）のＴフリップフロッ
プから構成され、１：２デマルチプレクサのクロック入
力に入力されるｋ段目のＴフリップフロップの出力の論
理関係を、Ｋ＋１段目と逆にすることによりクロック信
号間のタイミングを制御する手段を有する。 【効果】 クロック信号の位相を制御するために、イン
バータ等の多段接続による遅延回路が不要であり、しか
もデバイスの特性変動による影響を小さくできることか
ら動作余裕度を十分に確保できる利点がある。更に、素
子数及び消費電力の減少したＬＳＩを構成することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は光通信などの高速、
高密度な通信システムに用いられるデマルチプレクサ
（ＤＥＭＵＸ）に関し、特に複数の１：２デマルチプレ
クサ回路を樹鎖状に積み上げて構成したデマルチプレク
サに関する。
高密度な通信システムに用いられるデマルチプレクサ
（ＤＥＭＵＸ）に関し、特に複数の１：２デマルチプレ
クサ回路を樹鎖状に積み上げて構成したデマルチプレク
サに関する。
【０００２】
【従来の技術】近年、情報量の増大にともなって、光通
信システムなどの高速かつ高密度な通信システムが考案
され、実用化の段階に入っている。このシステムでは複
数の情報処理サブシステムの信号を多重化して一本の信
号線で伝達することになるため、データを多重化するマ
ルチプレクサ及びその多重化されたデータを元通りに分
離するデマルチプレクサが必要となる。情報量が増大す
るほど直列で伝送する速度は高速性が要求されるため、
このマルチプレクサ及びデマルチプレクサの速度性能向
上をめざした開発が進められている。例えば特開平３−
９７３２９号公報にその一例が示されている。
信システムなどの高速かつ高密度な通信システムが考案
され、実用化の段階に入っている。このシステムでは複
数の情報処理サブシステムの信号を多重化して一本の信
号線で伝達することになるため、データを多重化するマ
ルチプレクサ及びその多重化されたデータを元通りに分
離するデマルチプレクサが必要となる。情報量が増大す
るほど直列で伝送する速度は高速性が要求されるため、
このマルチプレクサ及びデマルチプレクサの速度性能向
上をめざした開発が進められている。例えば特開平３−
９７３２９号公報にその一例が示されている。
【０００３】図７に、従来の１：８デマルチプレクサ回
路の代表的な一例を示す。１は入力信号端子、２、３、
４は１：２デマルチプレクサ、８、９、１０はクロック
分周信号を発生する１／２分周器である。このデマルチ
プレクサは１：２デマルチプレクサを、各段ごとに１：
２の割合で枝分かれしていく様に樹鎖状に積み上げ構成
して１：８まで広げたもので、１：２N デマルチプレク
サでもこの場合と同様に構成出来る。
路の代表的な一例を示す。１は入力信号端子、２、３、
４は１：２デマルチプレクサ、８、９、１０はクロック
分周信号を発生する１／２分周器である。このデマルチ
プレクサは１：２デマルチプレクサを、各段ごとに１：
２の割合で枝分かれしていく様に樹鎖状に積み上げ構成
して１：８まで広げたもので、１：２N デマルチプレク
サでもこの場合と同様に構成出来る。
【０００４】図７の構成によるデマルチプレクサは、デ
ータが１：２、１：４、１：８と分離されるにつれて徐
々にその回路の遅延分ずつ遅れていく、このためデータ
の遅延に合わせて内部で発生する１／２、１／４、１／
８各クロック信号間のタイミングを正確に制御する必要
があった。
ータが１：２、１：４、１：８と分離されるにつれて徐
々にその回路の遅延分ずつ遅れていく、このためデータ
の遅延に合わせて内部で発生する１／２、１／４、１／
８各クロック信号間のタイミングを正確に制御する必要
があった。
【０００５】このようなクロック信号間のタイミング制
御に関して、従来は、図７に示されているように多段イ
ンバータ列等の遅延回路１６〜２１を分周クロック信号
に対して用いることによって制御していた。このときの
動作状態を図８のタイミングチャートを用いて説明す
る。
御に関して、従来は、図７に示されているように多段イ
ンバータ列等の遅延回路１６〜２１を分周クロック信号
に対して用いることによって制御していた。このときの
動作状態を図８のタイミングチャートを用いて説明す
る。
【０００６】クロック信号を発生する２段目分周器９の
正出力信号が波形（ｑ）で表され、この波形（ｑ）が遅
延回路１８を通過した後の波形が（ｒ）となっていると
き、２段目の１：２デマルチプレクサ３の正出力信号
は、クロック信号（ｒ）の立ち上がりに同期して出力さ
れるので波形（ｓ）で表される。
正出力信号が波形（ｑ）で表され、この波形（ｑ）が遅
延回路１８を通過した後の波形が（ｒ）となっていると
き、２段目の１：２デマルチプレクサ３の正出力信号
は、クロック信号（ｒ）の立ち上がりに同期して出力さ
れるので波形（ｓ）で表される。
【０００７】一方、３段目分周器１０の正出力信号は、
２段目分周器正出力（ｑ）の立ち上がりに同期して波形
（ｔ）で出力される。
２段目分周器正出力（ｑ）の立ち上がりに同期して波形
（ｔ）で出力される。
【０００８】動作余裕を十分に確保して、信号誤りを起
こさずにデータを取り込むためには、デマルチプレクサ
４の入力信号（ｓ）のデータパルス中央で、クロック信
号の取り込み変化が起こることが望ましい。そのために
は、上記クロック信号（ｔ）の立ち上がり部ｓ’がデー
タパルス（ｓ）の中央にくるまで（ｔ）の位相をシフト
することが必要になる。
こさずにデータを取り込むためには、デマルチプレクサ
４の入力信号（ｓ）のデータパルス中央で、クロック信
号の取り込み変化が起こることが望ましい。そのために
は、上記クロック信号（ｔ）の立ち上がり部ｓ’がデー
タパルス（ｓ）の中央にくるまで（ｔ）の位相をシフト
することが必要になる。
【０００９】このタイミング制御を行うために遅延回路
２０を挟んで、波形（ｔ）の位相を遅らせ、波形（ｕ）
をデマルチプレクサ４のクロック入力信号にすると、デ
ータパルス（ｓ）の中央でクロック波形（ｕ）が変化す
るので、動作余裕を十分に確保できる。
２０を挟んで、波形（ｔ）の位相を遅らせ、波形（ｕ）
をデマルチプレクサ４のクロック入力信号にすると、デ
ータパルス（ｓ）の中央でクロック波形（ｕ）が変化す
るので、動作余裕を十分に確保できる。
【００１０】このように、従来のデマルチプレクサで
は、クロック信号位相制御のため、何らかの遅延回路が
必要となっていた。
は、クロック信号位相制御のため、何らかの遅延回路が
必要となっていた。
【００１１】
【発明が解決しようとする課題】しかし、上記で述べた
従来型のデマルチプレクサ構造では、タイミング制御の
ための遅延回路分だけ消費電力が増えることになり、さ
らに回路を構成する各素子の特性変動によって遅延回路
の遅延時間が変動してしまうため、適切な遅延とならず
にクロック間の位相が変化し、デマルチプレクサの動作
余裕度が減少してしまうという問題があった。
従来型のデマルチプレクサ構造では、タイミング制御の
ための遅延回路分だけ消費電力が増えることになり、さ
らに回路を構成する各素子の特性変動によって遅延回路
の遅延時間が変動してしまうため、適切な遅延とならず
にクロック間の位相が変化し、デマルチプレクサの動作
余裕度が減少してしまうという問題があった。
【００１２】本発明の目的は、１：２デマルチプレクサ
回路を樹鎖状に積み上げた構成によるデマルチプレクサ
において、素子特性の変動による遅延回路の遅延時間変
動の影響を小さくしてクロック信号の位相を制御し、動
作余裕度を十分に確保できるデマルチプレクサを提供す
ることにある。
回路を樹鎖状に積み上げた構成によるデマルチプレクサ
において、素子特性の変動による遅延回路の遅延時間変
動の影響を小さくしてクロック信号の位相を制御し、動
作余裕度を十分に確保できるデマルチプレクサを提供す
ることにある。
【００１３】
【課題を解決するための手段】本発明の第１のデマルチ
プレクサは、多重化された信号を２つに分配する１：２
デマルチプレクサ回路を樹鎖状に積み上げた構造で、多
重化信号をＮチャネルに分離する機能をもつ主回路部
と、前記１：２デマルチプレクサへ与える各分周信号を
入力クロック信号より作り出す分周回路部とを有する
１：Ｎデマルチプレクサにおいて、クロック信号分周回
路部が、１／Ｎ分周クロックを生成するＭ個（２M ＝
Ｎ）のＴフリップフロップから構成され、主回路部のｋ
（ｋを１≦ｋ≦Ｎの整数とする）段目の１：２デマルチ
プレクサのクロック入力信号を作り出すｋ段目分周器の
出力の論理を反転させて、Ｋ＋１段目の分周器に入力す
ることを特徴としている。
プレクサは、多重化された信号を２つに分配する１：２
デマルチプレクサ回路を樹鎖状に積み上げた構造で、多
重化信号をＮチャネルに分離する機能をもつ主回路部
と、前記１：２デマルチプレクサへ与える各分周信号を
入力クロック信号より作り出す分周回路部とを有する
１：Ｎデマルチプレクサにおいて、クロック信号分周回
路部が、１／Ｎ分周クロックを生成するＭ個（２M ＝
Ｎ）のＴフリップフロップから構成され、主回路部のｋ
（ｋを１≦ｋ≦Ｎの整数とする）段目の１：２デマルチ
プレクサのクロック入力信号を作り出すｋ段目分周器の
出力の論理を反転させて、Ｋ＋１段目の分周器に入力す
ることを特徴としている。
【００１４】本発明の第２のデマルチプレクサは、請求
項１記載のデマルチプレクサのクロック分周回路部を構
成する分周器が、正補両相の信号出力を発生する回路か
らなり、ｋ段目の分周器の正補両出力信号を入れ換えて
ｋ＋１段目の分周器に入力することを特徴としている。
項１記載のデマルチプレクサのクロック分周回路部を構
成する分周器が、正補両相の信号出力を発生する回路か
らなり、ｋ段目の分周器の正補両出力信号を入れ換えて
ｋ＋１段目の分周器に入力することを特徴としている。
【００１５】本発明の第３のデマルチプレクサは、請求
項１記載のデマルチプレクサのクロック分周回路部を構
成する分周器が、単相信号のみを発生する回路からな
り、ｋ段目の分周器の出力にインバータを付加して論理
を反転させ、この出力信号をｋ＋１段目の分周器に入力
させることを特徴としている。
項１記載のデマルチプレクサのクロック分周回路部を構
成する分周器が、単相信号のみを発生する回路からな
り、ｋ段目の分周器の出力にインバータを付加して論理
を反転させ、この出力信号をｋ＋１段目の分周器に入力
させることを特徴としている。
【００１６】（作用）本発明のデマルチプレクサ回路に
おける作用を、図１の１：８デマルチプレクサ回路図及
び図２のタイミングチャートを用いて説明する。
おける作用を、図１の１：８デマルチプレクサ回路図及
び図２のタイミングチャートを用いて説明する。
【００１７】２段目の１：２デマルチプレクサ３にクロ
ックを供給する２段目の分周器６の入力波形が図２
（ａ）で示されるとき、２段目分周器の出力は、（ａ）
の立ち上がりで同期して出力され、波形（ｂ）の様にな
る。
ックを供給する２段目の分周器６の入力波形が図２
（ａ）で示されるとき、２段目分周器の出力は、（ａ）
の立ち上がりで同期して出力され、波形（ｂ）の様にな
る。
【００１８】このとき２段目の１：２デマルチプレクサ
３の出力波形は、上記クロック波形（ｂ）の立ち上がり
に同期して出力されるため、波形（ｃ）の様になる。
３の出力波形は、上記クロック波形（ｂ）の立ち上がり
に同期して出力されるため、波形（ｃ）の様になる。
【００１９】一方、３段目の分周器７に入力される波形
（ｄ）は、２段目分周器の出力（ｂ）を反転した信号と
している。このため、３段目分周器の出力波形（ｅ）
は、波形（ｄ）の立ち上がりに同期して出力され、２段
目分周器のクロック波形（ｂ）の立ち上がりから９０度
シフトした地点で信号が変化する。
（ｄ）は、２段目分周器の出力（ｂ）を反転した信号と
している。このため、３段目分周器の出力波形（ｅ）
は、波形（ｄ）の立ち上がりに同期して出力され、２段
目分周器のクロック波形（ｂ）の立ち上がりから９０度
シフトした地点で信号が変化する。
【００２０】従って、３段目の１：２デマルチプレクサ
４の入力データ（ｃ）の中央でクロック信号（ｅ）は取
り込み動作をすることになり、広いタイミングマージン
が確保できることになる。
４の入力データ（ｃ）の中央でクロック信号（ｅ）は取
り込み動作をすることになり、広いタイミングマージン
が確保できることになる。
【００２１】以上の動作ではクロック信号の立ち上がり
でデータを取り込む場合を記述したが、クロック信号の
立ち下がりでデータを取り込む場合にも同様にしてタイ
ミングマージンを確保できる。
でデータを取り込む場合を記述したが、クロック信号の
立ち下がりでデータを取り込む場合にも同様にしてタイ
ミングマージンを確保できる。
【００２２】また、本発明のデマルチプレクサ回路は、
以上のような分周クロック信号間のタイミングをインバ
ータ等の遅延回路を用いずに制御出来るため、遅延回路
の分だけ素子数の低減および消費電力の低減につながる
ことになる。
以上のような分周クロック信号間のタイミングをインバ
ータ等の遅延回路を用いずに制御出来るため、遅延回路
の分だけ素子数の低減および消費電力の低減につながる
ことになる。
【００２３】
【発明の実施の形態】以下に本発明の実施例を図を用い
て説明する。
て説明する。
【００２４】図１は、第１の発明のデマルチプレクサの
実施例を示すブロック図である。このデマルチプレクサ
は１：２デマルチプレクサを樹鎖状に積み上げ構成した
１：８デマルチプレクサ回路で、データは各１：２デマ
ルチプレクサを通過するごとに１：２、２：４、４：８
と順々に分離されていく。同様に１：２デマルチプレク
サを積み上げることによって、Ｎが２以上の整数となる
１：２N のデマルチプレクサも構成することが出来る。
実施例を示すブロック図である。このデマルチプレクサ
は１：２デマルチプレクサを樹鎖状に積み上げ構成した
１：８デマルチプレクサ回路で、データは各１：２デマ
ルチプレクサを通過するごとに１：２、２：４、４：８
と順々に分離されていく。同様に１：２デマルチプレク
サを積み上げることによって、Ｎが２以上の整数となる
１：２N のデマルチプレクサも構成することが出来る。
【００２５】ここで、本実施例デマルチプレクサ回路の
動作について、図１の１：８デマルチプレクサ回路図及
び図２のタイミングチャートを用いて説明する。
動作について、図１の１：８デマルチプレクサ回路図及
び図２のタイミングチャートを用いて説明する。
【００２６】２段目の１：２デマルチプレクサ３にクロ
ックを供給する２段目の分周器６の入力波形が図２
（ａ）で示されるとき、２段目分周器６の出力は、
（ａ）の立ち上がりで同期して出力され、波形（ｂ）の
様になる。
ックを供給する２段目の分周器６の入力波形が図２
（ａ）で示されるとき、２段目分周器６の出力は、
（ａ）の立ち上がりで同期して出力され、波形（ｂ）の
様になる。
【００２７】２段目の１：２デマルチプレクサ３の出力
波形は、上記のクロック波形（ｂ）の立ち上がりに同期
して出力されるため、波形（ｃ）の様になる。
波形は、上記のクロック波形（ｂ）の立ち上がりに同期
して出力されるため、波形（ｃ）の様になる。
【００２８】一方、３段目の分周器７に入力される波形
（ｄ）は、２段目分周器の出力（ｂ）を反転した信号と
している。このため、３段目分周器７の出力波形（ｅ）
は、波形（ｄ）の立ち上がりに同期して出力され、２段
目分周器出力波形（ｂ）が９０度シフトした時点で信号
が変化する。
（ｄ）は、２段目分周器の出力（ｂ）を反転した信号と
している。このため、３段目分周器７の出力波形（ｅ）
は、波形（ｄ）の立ち上がりに同期して出力され、２段
目分周器出力波形（ｂ）が９０度シフトした時点で信号
が変化する。
【００２９】従って、３段目の１：２デマルチプレクサ
４の入力データ（ｃ）の中央でクロック信号（ｅ）が立
ち上がる。これにより、データパルスの中心でデータの
取り込みが行われることになるので、信号を誤って取り
込む心配がなくなるため、広いタイミングマージンが確
保できることになる。
４の入力データ（ｃ）の中央でクロック信号（ｅ）が立
ち上がる。これにより、データパルスの中心でデータの
取り込みが行われることになるので、信号を誤って取り
込む心配がなくなるため、広いタイミングマージンが確
保できることになる。
【００３０】以上の動作はクロック信号の立ち上がりで
データを取り込む場合を記述したが、クロック信号の立
ち下がりでデータを取り込む場合にも同様にしてタイミ
ングマージンを確保できる。
データを取り込む場合を記述したが、クロック信号の立
ち下がりでデータを取り込む場合にも同様にしてタイミ
ングマージンを確保できる。
【００３１】図３は、第２の発明のデマルチプレクサの
実施例を示すブロック図である。このデマルチプレクサ
回路は第１の発明と同様１：２デマルチプレクサを樹鎖
状に積み上げ構成した１：８デマルチプレクサで、デー
タは各１：２デマルチプレクサを通過するごとに１：
２、２：４、４：８と順々に分離されていく。同様にし
て１：２N のデマルチプレクサも構成される。
実施例を示すブロック図である。このデマルチプレクサ
回路は第１の発明と同様１：２デマルチプレクサを樹鎖
状に積み上げ構成した１：８デマルチプレクサで、デー
タは各１：２デマルチプレクサを通過するごとに１：
２、２：４、４：８と順々に分離されていく。同様にし
て１：２N のデマルチプレクサも構成される。
【００３２】本実施例におけるデマルチプレクサ回路で
は、クロック信号を発生する分周器は正補両相信号を出
力出来る回路構成になっており、２個の１：２デマルチ
プレクサ３からなる２段目にクロックを供給する２段目
の分周器９と、３段目の１：２デマルチプレクサ４にク
ロックを供給する３段目の分周器１０の接続関係は、２
段目の分周器９の正出力２７を３段目の分周器１０の補
入力３０に接続し、分周器９の補出力２８を分周器１０
の正入力２９に接続する。
は、クロック信号を発生する分周器は正補両相信号を出
力出来る回路構成になっており、２個の１：２デマルチ
プレクサ３からなる２段目にクロックを供給する２段目
の分周器９と、３段目の１：２デマルチプレクサ４にク
ロックを供給する３段目の分周器１０の接続関係は、２
段目の分周器９の正出力２７を３段目の分周器１０の補
入力３０に接続し、分周器９の補出力２８を分周器１０
の正入力２９に接続する。
【００３３】次に、本実施例デマルチプレクサの動作に
ついて、図４のタイミングチャートを用いて説明する。
ついて、図４のタイミングチャートを用いて説明する。
【００３４】２段目分周器９の正出力波形（ｆ）と３段
目分周器１０の正入力波形（ｈ）との位相関係は、上記
接続により立ち上がり部分が９０度シフトした関係にな
る。このため、３段目分周器の正出力波形（ｊ）の立ち
上がりも、２段目分周器の正出力（ｆ）の立ち上がりか
ら９０度ずれた地点で立ち上がることになり、同様に３
段目の分周器の補出力（ｋ）についても、２段目の分周
器の補出力（ｇ）から位相が９０度ずれる。このため、
３段目のデマルチプレクサにおけるデータとクロック信
号のタイミングを考えると、２段目のクロック（ｆ）の
立ち上がりに同期して出力されたデータ（ｌ）の中央
で、３段目の正クロック（ｊ）が立ち上がることにな
る。従って、データの取り込み動作がデータパルスの中
心で行われるので、信号誤りを起こすことなく十分なタ
イミングマージンが確保できる。同様に３段目の補クロ
ック（ｋ）に関しても、データパルス（ｌ）の中心でデ
ータ変化することになり、十分な動作余裕が確保できる
ことになる。
目分周器１０の正入力波形（ｈ）との位相関係は、上記
接続により立ち上がり部分が９０度シフトした関係にな
る。このため、３段目分周器の正出力波形（ｊ）の立ち
上がりも、２段目分周器の正出力（ｆ）の立ち上がりか
ら９０度ずれた地点で立ち上がることになり、同様に３
段目の分周器の補出力（ｋ）についても、２段目の分周
器の補出力（ｇ）から位相が９０度ずれる。このため、
３段目のデマルチプレクサにおけるデータとクロック信
号のタイミングを考えると、２段目のクロック（ｆ）の
立ち上がりに同期して出力されたデータ（ｌ）の中央
で、３段目の正クロック（ｊ）が立ち上がることにな
る。従って、データの取り込み動作がデータパルスの中
心で行われるので、信号誤りを起こすことなく十分なタ
イミングマージンが確保できる。同様に３段目の補クロ
ック（ｋ）に関しても、データパルス（ｌ）の中心でデ
ータ変化することになり、十分な動作余裕が確保できる
ことになる。
【００３５】以上の動作はクロックの正入力の立ち上が
り及び、クロックの補入力の立ち下がりでデータの取り
込みが行われる場合を考えたが、クロックの正入力の立
ち下がり及び、クロックの補入力の立ち上がりでデータ
取り込みが行われる場合も同様にしてタイミングマージ
ンを確保できる。
り及び、クロックの補入力の立ち下がりでデータの取り
込みが行われる場合を考えたが、クロックの正入力の立
ち下がり及び、クロックの補入力の立ち上がりでデータ
取り込みが行われる場合も同様にしてタイミングマージ
ンを確保できる。
【００３６】図５は、第３の発明のデマルチプレクサの
実施例を示すブロック図である。このデマルチプレクサ
も、第１、第２の発明と同様に１：２デマルチプレクサ
を基本として積み上げ式に構成した１：８デマルチプレ
クサ回路で、データは各１：２デマルチプレクサを通過
するごとに１：２、２：４、４：８と順々に分離されて
いく。また、Ｎが２以上の整数となる１：２N のデマル
チプレクサも構成することが出来る。
実施例を示すブロック図である。このデマルチプレクサ
も、第１、第２の発明と同様に１：２デマルチプレクサ
を基本として積み上げ式に構成した１：８デマルチプレ
クサ回路で、データは各１：２デマルチプレクサを通過
するごとに１：２、２：４、４：８と順々に分離されて
いく。また、Ｎが２以上の整数となる１：２N のデマル
チプレクサも構成することが出来る。
【００３７】本実施例でのデマルチプレクサ回路では、
各クロック信号を発生する分周器が、単相信号のみを出
力する回路で構成されており、２段目分周器１２の出力
と、３段目分周器１３の出力との位相制御および出力論
理の反転関係を、２段目の分周器の出力に対してインバ
ータ回路１５を挟み込むことにより制御を行っている。
各クロック信号を発生する分周器が、単相信号のみを出
力する回路で構成されており、２段目分周器１２の出力
と、３段目分周器１３の出力との位相制御および出力論
理の反転関係を、２段目の分周器の出力に対してインバ
ータ回路１５を挟み込むことにより制御を行っている。
【００３８】この場合におけるタイミングチャートは図
６のようになる。即ち、２段目の分周器の出力波形
（ｍ）がインバータを通過した後の波形は、位相が反転
するため（ｎ）の様になる。この波形が３段目の分周器
に入力されるため、３段目の分周器の出力波形（ｏ）の
立ち上がりは、２段目分周器の出力波形の立ち上がり
（ｍ）が９０度シフトした地点から立ち上がることにな
る。このため、３段目のデマルチプレクサ４における入
力データ（ｐ）の中央で、３段目のクロック（ｏ）が立
ち上がることになり、データの取り込みがデータパルス
の中心で行われる。従って、信号を誤って取り込む心配
がなく、十分なタイミングマージンが確保できている。
６のようになる。即ち、２段目の分周器の出力波形
（ｍ）がインバータを通過した後の波形は、位相が反転
するため（ｎ）の様になる。この波形が３段目の分周器
に入力されるため、３段目の分周器の出力波形（ｏ）の
立ち上がりは、２段目分周器の出力波形の立ち上がり
（ｍ）が９０度シフトした地点から立ち上がることにな
る。このため、３段目のデマルチプレクサ４における入
力データ（ｐ）の中央で、３段目のクロック（ｏ）が立
ち上がることになり、データの取り込みがデータパルス
の中心で行われる。従って、信号を誤って取り込む心配
がなく、十分なタイミングマージンが確保できている。
【００３９】以上の動作はクロック信号の立ち上がりで
データを取り込む場合を記述したが、クロック信号の立
ち下がりでデータを取り込む場合にも同様にしてタイミ
ングマージンを確保できる。
データを取り込む場合を記述したが、クロック信号の立
ち下がりでデータを取り込む場合にも同様にしてタイミ
ングマージンを確保できる。
【００４０】
【発明の効果】以上説明したように、本発明により、ク
ロック信号の位相のずれを遅延回路等による遅延時間変
動の影響を抑制して制御し、動作余裕度を十分に確保で
きるデマルチプレクサを実現することが可能になる。さ
らに、本発明のデマルチプレクサを用いることにより、
素子数及び消費電力の減少したＬＳＩを構成することが
期待出来る。
ロック信号の位相のずれを遅延回路等による遅延時間変
動の影響を抑制して制御し、動作余裕度を十分に確保で
きるデマルチプレクサを実現することが可能になる。さ
らに、本発明のデマルチプレクサを用いることにより、
素子数及び消費電力の減少したＬＳＩを構成することが
期待出来る。
【図１】本発明のデマルチプレクサの第１の実施例を示
すブロック図。
すブロック図。
【図２】本発明の第１の実施例のタイミングチャート。
【図３】本発明のデマルチプレクサの第２の実施例を示
すブロック図。
すブロック図。
【図４】本発明の第２の実施例のタイミングチャート。
【図５】本発明のデマルチプレクサの第３の実施例を示
すブロック図。
すブロック図。
【図６】本発明の第３の実施例のタイミングチャート。
【図７】従来のデマルチプレクサ回路の基本構成を示す
ブロック図。
ブロック図。
【図８】従来のデマルチプレクサ回路のタイミングチャ
ート。
ート。
１ 入力信号 ２、３、４ １：２デマルチプレクサ（１：２ＤＥＭ
ＵＸ） ５〜１３ １／２分周器 １４、１５ インバータ回路部 １６〜２１ 遅延回路部 ２２、２４、２６、２７、２８、３１、３２ １／２
分周器出力 ２３、２５、２９、３０ １／２
分周器入力
ＵＸ） ５〜１３ １／２分周器 １４、１５ インバータ回路部 １６〜２１ 遅延回路部 ２２、２４、２６、２７、２８、３１、３２ １／２
分周器出力 ２３、２５、２９、３０ １／２
分周器入力
Claims (3)
- 【請求項１】 多重化された信号を２つに分配する１：
２デマルチプレクサ回路を樹鎖状に積み上げた構造で、
多重化信号をＮチャネルに分離する機能をもつ主回路部
と、前記１：２デマルチプレクサへ与える各分周信号を
入力クロック信号より作り出す分周回路部とを有する
１：Ｎデマルチプレクサにおいて、クロック信号分周回
路部が、１／Ｎ分周クロックを生成するＭ個（２M ＝
Ｎ）のＴフリップフロップから構成され、主回路部のｋ
（ｋを１≦ｋ≦Ｎの整数とする）段目の１：２デマルチ
プレクサのクロック入力信号を作り出すｋ段目分周器の
出力の論理を反転させて、Ｋ＋１段目の分周器に入力す
ることを特徴とするデマルチプレクサ。 - 【請求項２】 分周器が正補両相の信号出力を発生する
回路からなり、ｋ段目の分周器の正補両出力信号を入れ
換えてｋ＋１段目の分周器に入力することを特徴とする
請求項１記載のデマルチプレクサ。 - 【請求項３】 分周器が単相信号のみを発生する回路か
らなり、ｋ段目の分周器の出力にインバータを付加して
論理を反転させ、この出力信号をｋ＋１段目の分周器に
入力させることを特徴とする請求項１記載のデマルチプ
レクサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8918496A JP2888189B2 (ja) | 1996-04-11 | 1996-04-11 | デマルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8918496A JP2888189B2 (ja) | 1996-04-11 | 1996-04-11 | デマルチプレクサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09284246A true JPH09284246A (ja) | 1997-10-31 |
| JP2888189B2 JP2888189B2 (ja) | 1999-05-10 |
Family
ID=13963664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8918496A Expired - Fee Related JP2888189B2 (ja) | 1996-04-11 | 1996-04-11 | デマルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888189B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000338920A (ja) * | 1999-01-28 | 2000-12-08 | Semiconductor Energy Lab Co Ltd | デジタルデータ分割回路およびそれを用いたアクティブマトリクス型表示装置 |
| JP2004228738A (ja) * | 2003-01-21 | 2004-08-12 | Nippon Telegr & Teleph Corp <Ntt> | 高速分離回路 |
| DE10345163A1 (de) * | 2003-09-29 | 2005-04-28 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Frequenzteilung und zum Demultiplexen |
| JP2013251916A (ja) * | 2007-12-17 | 2013-12-12 | Altera Corp | 高速シリアルデータ信号のレシーバ回路網 |
-
1996
- 1996-04-11 JP JP8918496A patent/JP2888189B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000338920A (ja) * | 1999-01-28 | 2000-12-08 | Semiconductor Energy Lab Co Ltd | デジタルデータ分割回路およびそれを用いたアクティブマトリクス型表示装置 |
| JP2004228738A (ja) * | 2003-01-21 | 2004-08-12 | Nippon Telegr & Teleph Corp <Ntt> | 高速分離回路 |
| DE10345163A1 (de) * | 2003-09-29 | 2005-04-28 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Frequenzteilung und zum Demultiplexen |
| DE10345163B4 (de) * | 2003-09-29 | 2005-09-08 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Frequenzteilung und zum Demultiplexen |
| US7215163B2 (en) | 2003-09-29 | 2007-05-08 | Infineon Technologies Ag | Method and device for frequency division and demultiplexing |
| JP2013251916A (ja) * | 2007-12-17 | 2013-12-12 | Altera Corp | 高速シリアルデータ信号のレシーバ回路網 |
| US9660846B2 (en) | 2007-12-17 | 2017-05-23 | Altera Corporation | High-speed serial data signal receiver circuitry |
| US9960937B2 (en) | 2007-12-17 | 2018-05-01 | Altera Corporation | High-speed serial data signal receiver circuitry |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2888189B2 (ja) | 1999-05-10 |
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