JPH01214443A

JPH01214443A - 印刷装置

Info

Publication number: JPH01214443A
Application number: JP63037468A
Authority: JP
Inventors: Yoshibumi Okamoto; 義文岡本
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1988-02-22
Filing date: 1988-02-22
Publication date: 1989-08-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」本発明は印刷装置に関し、例えばメモリから読み出した
ビットイメージをビデオ信号に変換して印刷する印刷装
置に関するものである。

「従来の技術」従来、回転ドラム上に回転多面鏡等により、レーザビー
ムを走査して潜像を形成し、現像後、記録紙等に転写す
ることにより画像の記録を行うレーザビームプリンタは
広く知られるところのものである。

例えば、この種の装置においては、ビットマツプメモリ
上に画形成は文字等の画像情報をビットイメージに展開
し、更にビットイメージをビデオ信号に変換するため、
通常はビデオ変換部を用いている。

［発明が解決しようとする課題］ところが、上述した従来例には、例えば以下に述べる問
題点（１）、（２）が挙げらる。

（１）ＣＰＵ　（中央処理装置）がビットマツプメモリ
からビデオ変換部にビットイメージデータを転送する場
合には、ビデオ変換部からの転送要求信号にＣＰＵが応
答して転送しなければならなず、これによってＣＰＵは
負荷が重くなってしまう。勿論、ビットイメージデータ
の転送をＣＰＵの替わりにＤ　Ｍ　Ａ　（Ｄｉｒｅｃｔ
　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）回路を用いて転送する
方法がある。この場合にはＤＭＡ回路が複雑となってし
まうので、生産コストをアップさせることになる。

（２）ビットマツプメモリとビデオ変換部との間に小容
量のメモリを設けることにより、例えば１走査分のビッ
トイメージを小容量のバッファに転送する方法もある。

この場合にはバッファまでの転送をＣＰＵが制御し、し
かる後の転送なＣＰＵ以外に制御させる。

このように、バッファ（以下、「ビデオメモリ」という
）からビットパターンデータを読み出し、ビデオ変換部
に転送する方式があるが、この方式においては、ＣＰＵ
がビットマツプメモリからビットパターンデータを読み
出してビデオメモリに書き込む動作を行うため、前述の
問題点（Ｉ）と同様にＣＰＵに与えられる負荷としては
重いことには何ら変りはない。またＣＰＵのかわりにＤ
ＭＡ回路を用いた場合においてもコスト高になる。

従って、本発明は上述した従来技術の問題点に鑑みてな
されたものであり、その目的とするところは、ビットイ
メージからビデオ信号に変換するときに負担をかけず、
迅速にデータ転送を行えることは勿論、コスト的にも安
価に済む印刷装置を提供する点にある。

［課題を解決するための手段］上述した問題点を解決し、目的を達成するため、本発明
に係わる印刷装置はメモリに格納されたイメージデータ
な歩容量のバッファを介してビデオ信号変換部に転送す
るメモリアクセス回路を具備した印刷装置において、前
記メモリアクセス回路は前記メモリの指定されるアドレ
スよりイメージデータを読み出すと同時に前記バッファ
に格納する読出・格納手段と、該読出・格納手段の読み
出し及び格納が終了すると前記装置本体に終了を通知す
る終了通知手段とを備えることを特徴とする。

また、前記バッファはイメージデータな先入れ先出しに
より格納制御することを備えることを特徴とする。

更に、前記メモリアクセス回路は更に前記メモリの指定
されるアドレスよりイメージデータな読み出すと同時に
前記アドレス上の内容をクリアするクリア手段を備える
ことを特徴とする。

［作用］以上の構成によれば、メモリアクセス回路が読出・格納
手段によりメモリ上のイメージデータを読み出すと同時
にバッファに格納し、この処理が終了すると終了通知手
段により装置本体に終了を通知するので、イメージデー
タをビデオ信号変換部に転送するに至り装置本体の負荷
は軽減される。

また、バッファはメモリより転送されるイメージデータ
を先入れ先出しにより格納制御するので効率的なデータ
転送を実現できる。

更に、メモリアクセス回路はクリア手段によりメモリの
指定されるアドレスからイメージデータを読み出すと同
時に同一アドレス上の内容をクリアする。

［実施例］以下添付図面を参照して本発明に係る好適な実施例を詳
細に説明する。

第１図は本実施例によるレーザビームプリンタの構成を
示す概略ブロック図である。

図において、１は装置全体の制御を行うＣＰＵ、２は本
装置の制御プログラム、エラー処理用プログラム、後述
の第７図（ａ）、（ｂ）。

（Ｃ）に示すフローチャートに従ったプログラム等を格
納したＲＯＭである。３は各種プログラム実行中のワー
クエリア及びエラー処理時の一時退避エリアとして用い
るＲＡＭである。

また、４はホストコンピュータ等の上位装置から文章情
報等の画像データを入力する入力部、５はホストコンピ
ュータ等の上位装置から入力した画像データ、即ち、文
字コードデータをビットイメージに変換するキャラクタ
ジェネレータ部、６は後述するビットマツプメモリ７に
キャラクタジェネレータ部５でビットイメージ化したビ
ットイメージデータのリード／ライトを制御するメモリ
リード／ライト回路である。７はメモリリード／ライト
部６によりビットイメージデータの書き込み、或は読み
込みが行われるビットマツプメモリである。

８はメモリリート／ライト部６から出力されるビットイ
メージデータをビデオ信号に変換するビデオ変換部、９
はビデオ変換部８の出力するビデオ信号に基づいて文字
等をビーム光で印刷するプリンタ部である。

次に、上述のレーザビームプリンタに備えたメモリリー
ド／ライト部６について説明する。

第２図は本実施例によるメモリリード／ライト回路５の
構成を示す概略回路図である。

図において、１００はメモリリード／ライト部６全体の
タイミング制御を行うタイミング発生回路、１０１はタ
イミング発生回路１００を起動するためＣＰＵＩから出
力される起動信号である。

１０２はビットイメージデータなビットマツプメモリ７
へ書き込む書き込みモードか或は読み込む読み込みモー
ドかを識別するリード／ライト（以下、Ｒ／Ｗという）
信号である。このＲ，／、Ｗ信号１０２は読み込みのと
きを“Ｈ”レベル、書き込みのときを“Ｌ゛ルベルして
ＣＰＵＩよりタイミンク発生回路１００に送出される。

また、１０３はビットマツプメモリ７から入力する水平
方向１ライン分のビットイメージデータを格納し、ＦＩ
ＦＯ（ファーストインファーストアウト）の動作を行う
ビデオメモリ、１０４はビットマツプメモリ７上のビッ
トイメージデータなビデオメモリ１０３に転送するとき
を゛Ｌ゛レベル、転送しないときを”　Ｈ”レベルとし
てＣＰＵ１からタイミング発生回路１００に送出する転
送山号である。

また、１０５はＣＰＵ１がビットマツプメモリ７の所定
のアドレスをアクセスするアドレスバス、１０６はビッ
トイメージデータな伝送するデータバスである。１０７
はビットマツプメモリ７にビットイメージデータな書き
込む伝走路となるデータバス、同様に１０８はビットマ
ツプメモリ７からビットイメージデータを読み込むとき
の伝送路となるデータバスである。１０９はビデオメモ
リ１０３からビデオ信号部８に送出されるビットイメー
ジデータの伝走路となるデータバスである。

そして、１１０はデータバス１０６上のビットイメージ
データをラッチするラッチ回路、１１１は゛′Ｈ″レベ
ルでラッチ回路１１０にビットイメージデータなラッチ
させ、”　Ｌ　”レベルでラッチを解除するラッチ信号
である。１１２は゛Ｌルベルでラッチ回路１１０より出
力されるビットイメージデータな”　ｏ　”クリアする
クリア信号であり、このクリア信号１１２はタイミング
発生回路１００からラッチ回路１１０に送出される。

また、１１３はビットマツプメモリ７から読み込むデー
タバス１０８上のビットイメージデータをラッチするラ
ッチ回路、１１４は°゛Ｈ″Ｈ″レベルチ回路１１３に
ビットイメージデータなラッチさせ、”Ｌ″゛゛レベル
ッチを解除するラッチ信号、１１５は゛°Ｌ°ルベルで
ラッチ回路１１３にラッチされたビットイメージデータ
なビデオメモリ１０３に書き込ませる出力イネーブル信
号である。

そして、１１６はビットマツプメモリ７に対してリード
／ライトを制御するＲ／Ｗ信号であり、”　Ｈ”　レベ
ルのときを書き込み処理、”　Ｌ　”　レベルのときを
読み込み処理とする。１１７はデータバス１０６上のビ
ットイメージデータなＬ　”レベルのときにビデオメモ
リ１０３に書き込むメモリライト信号である。１１８は
ビットマツプメモリ７へのアクセスの終了を通知するた
めＣＰＵ　１に送出される終了信号、１１９はビデオメ
モリ１０３に格納されたビットイメージデータを読み込
むメモリリード信号であり、このメモリリード信号１１
９はビデオ変換部８からビデオメモリ１０３に送出され
る。

また、１２０はビデオ変換部８から出力されるビデオ信
号、１２１はビデオメモリ１０３に格納された１ライン
分のビットイメージデータをビデオ信号１２０に変換し
終えたことをＣＰＵ１に知らせる変換終了信号である。

１２２はビデオ変換部８にビデオ変換の開始をに知らせ
る変換開始信号である。

次に、本実施例によるメモリリード／ライト部６による
メモリアクセス動作を説明する。

第３図は本実施例によるビットマツプメモリ７上への書
き込み動作を示す各種信号のタイミングチャートである
。

まず、ＣＰＵはアドレスバス１０５及びデータバス１０
６上にそれぞれアドレスデータ及びビットイメージデー
タな出力する（タイミング１を以下、「Ｔ１」という）
。そして起動信号１０１を起動用の゛Ｌ°°レベル、Ｒ
／Ｗ信号１０２をライト用の゛Ｌ′ルベルにし、クリア
信号１１２をオフ用の“Ｈパレベルにする（Ｔ２）。し
かる後にタイミング発生回路１００からラッチ信号１１
１が出力され、データバス１０６上のビットイメージデ
ータはラッチ回路１１０にラッチされる。このときデー
タバス１０７上にはビットマツプメモリ７の入力データ
としてラッチ回路１１にラッチされたビットイメージデ
ータが出力される（Ｔ３）。

そして、タイミング発生回路１００からはＲ／Ｗ信号１
１６をライト側の°゛Ｌ′°Ｌ′°レベルＴ４）、ビッ
トマツプメモリ７上への書き込みが終了すると再びタイ
ミング発生回路１００からはＲ／Ｗ信号１１６をリード
側のＨ”°レベルにする（Ｔ５）。これによりタイミン
グ発生回路１００はビットマツプメモリ７へのアクセス
を終了したことになり、続いて終了信号１１８を出力す
る（Ｔ６）。この終了信号１１８を受信したＣＰＵ１は
起動信号１０１をオフさせて（°″Ｈ”レベル）、ビッ
トマツプメモリ７へのライトモードによる１回のメモリ
アクセスを終了する（Ｔ７）。

以上のライトモードによるメモリアクセスを繰り返すこ
とによりビットマツプメモリ７上にビットイメージを展
開する。このようにして１ペ一ジ分のビットイメージ展
開が終了すると、次にＣＰＵ１はビットマツプメモリ７
上のビットイメージデータをビデオ信号に変換するビデ
オ変換処理を行う。

第４図は本実施例によるビットマツプメモリ７上からの
読み込み及びビデオメモＩＪ　１０３への、書き込み動
作を示す各種信号のタイミングチャートである。

まず、ＣＰＵ　１によりアドレスバス１０５上にアドレ
スデータが出力される（Ｔ１１）。そして起動信号１０
１を起動用の°゛ＨＨパレベル／Ｗ信号１０２をリード
用の°゛Ｈ°゛Ｈ°゛レベル１マツプメモリ７からビデ
オメモリ１０３への転送を示す転送山号１０４を転送用
の゛Ｌ″レベルにそれぞれセットする（ＴＩ２）。これ
によりタイミング発生回路１００ではラッチ回路１１０
に出力するクリア信号１１２をクリア用のＬ　”レベル
にセットし、データバス１０７上のデータを′“Ｏ″°
にする。

そして、ラッチ回路１１３に出力される出力イネーブル
信号１１５をイネーブル用の“Ｌ　”レベルにする（Ｔ
１３）。そしてビットマツプメモリ７から出力されるビ
ットイメージデータが確定すると（Ｔ１４）、ラッチ回
路１１３へのラッチ信号１１４　（”Ｈ”レベル）を出
力する。このようにしてデータバス１０８上に読み出さ
れるビットイメージデータなラッチする（Ｔ１５）。

次に、タイミング発生回路１００ではメモリライト信号
１１７をライト用の゛°Ｌルベル、ビットマツプメモリ
７に出力するＲ／Ｗ信号１１６をライト用の゛Ｌ°°レ
ベルにセットする。このようにしてビデオメモリ１０３
にはビットマツプメモリ７から読み込み、ラッチ回路１
１３にラッチしたビットイメージデータな書き込み、ま
たビットマツプメモリ７の同一アドレスの内容はクリア
信号１１２によりクリアされる（Ｔ１６）。

そして、ビデオメモリ１０３への書き込み処理及びビッ
トマツプメモリ７のクリア処理が終了する（Ｔ１７）。

しかる後にタイミング発生回路１００では終了信号１１
８をＣＰＵ１に出力し、このタイミングでラッチ信号１
１４及びクリア信号１１２はリセットされる（Ｔ１８）
。このようにしてビットマツプメモリ７へのリードモー
ドによる１回のメモリアクセスを終了する（Ｔ１９）。

以上のリードモードを繰り返すことにより、■走査分の
ビットイメージデータなビデオメモリ１０３に転送する
。

第５図は本実施例によるタイミング発生回路１００の構
成を示す概略構成図、第６図（ａ）。

（ｂ）は本実施例によるタイミング発生回路１００の動
作を説明するフローチャートである。

第５図において、２００はタイミング発生回路１００全
体を制御するＣＰＵ、２０１は制御プログラム、エラー
処理用プログラム、そして後述の第６図（ａ）、（ｂ）
に示すフローチャートに従って処理を行うプログラム等
を格納したＲＯＭである。２０２は各種プログラム実行
するときのワークエリア及びエラー処理時の一時退避エ
リアとして用いるＲＡＭである。

また、２０３は入力信号である起動信号ｉ。

１、Ｒ／Ｗ信号１０２、転送山号１０４をＣＰＵ２００
の制御に基づいて入力する入力ボートである。２０４は
出力信号であるラッチ信号１１１゜１１４、クリア信号
１１２、出力イネーブル信号１１５、Ｒ／Ｗ信号１１６
、メモリライト信号１１７、終了信号１１８をＣＰＵ２
００の制御に基づいて出力する出力ボートである。

次に、上述の如く構成されたタイミング発生回路１００
の入出力動作を第６図（ａ）、（ｂ）によって説明する
。

まず、ＣＰＵ２００がＣＰＵ１より起動信号１０１及び
Ｒ／Ｗ信号１０２を受信しくステップＳＬ）、Ｒ／Ｗ信
号１０２がライト用であると判定した場合には、タイミ
ング発生回路１００を起動してクリア信号１１２をオフ
する（ステップＳ２、ステップＳ３）。そしてラッチ信
号１１１をラッチ回路１１０に送出する。このようにし
てデータバス１０６上のビットイメージデータをラッチ
させる（ステップＳ４）。

また、データバス１０６上のビットイメージデータがラ
ッチされた後には、Ｒ／’Ｗ信号１１１６をライト用に
セットしくステップＳ５）、アドレスバス１０５上のア
ドレスデータがアクセスするビットマツプメモリ７に書
き込み動作を開始する。そして書き込み動作が終了する
と再びＲ／Ｗ信号１１６をリード用にリセットしくステ
ップＳ６）、終了信号１１７をＣＰＵ１に送出する（ス
テップＳ７）。

このようにして、再びステップＳ１に戻りＲ／Ｗ信号１
０２がらライト用であれば上述した第６図（ａ）のフロ
ーチャートに従って動作する。

一方、ステップＳ２において、Ｒ／Ｗ信号１０２がリー
ド用であると判定した場合には、転送山号１０４の受信
を調べ、この転送山号１０４が受信されていなければ通
常のエラー処理を行う。

また、転送山号１０４を受信しておれば、タイミング発
生回路１００を起動する。更にクリア信号１１２をラッ
チ回路１１０、出力イネーブル信号１１５をラッチ回路
１１３にそれぞれ送出する（ステップＳ８、ステップＳ
９）。そしてラッチ信号１１４をラッチ回路１１３に送
出し、ビットマツプメモリ７から読み込まれたデータバ
ス１０８上のビットイメージデータなラッチさせる（ス
テップ５１０）。　次に、Ｒ／Ｗ信号１１６をライト用
に、メモリライト信号１１７をライト用にそれぞ゛れセ
ットして送出する（ステップ５１２）。このようにして
ビットマツプメモリ７へはラッチ回路１１０から送出さ
れる“０′′データを展開し、ビデオメモリ１０３へは
ラッチ回路１１３から送出されるビットイメージデータ
を格納する。

以上の各種メモリへの書き込み動作が終了すると、Ｒ／
Ｗ信号１１６及びメモリライト信号１１７をリセットす
る（ステップ５１２）。そして終了信号１１８を出力し
、この出力タイミングでラッチ信号１１４とクリア信号
１１２とをリセットする（ステップ５１３）。

以上のようにして、ビットマツプメモリ７から読み込ん
だビットイメージデータをビデオメモリ１０３に書き込
ませることができる。また更に１走査分のビットイメー
ジデータなビデオメモリ１０３が格納するまでは上述し
た第６図（ｂ）のフローチャートに従って動作する。

以上の如く、本実施例のタイミング発生回路１００は動
作するが、特にソフトウェアに限らずハードウェアとし
て上述の第６図（ａ）、（ｂ）に示す動作を行わせても
良い。

次に、第１図によるレーザビームプリンタの印刷処理を
簡単に説明する。

第７図（ａ）、（ｂ）、（ｃ）は本実施例のレーザビー
ムプリンタによる印刷動作を示すフ０−チャートである
。

まず、ホストコンピュータからデータを受信すると（ス
テップ５１００）、受信データが制御コードによる印刷
命令か否かを判定し、印刷命令でない場合にはエラー処
理等の通常の処理に進む。また印刷命令の場合には水平
方向１ライン分の画像データを受信して入力部４に格納
する（ステップ５ｌｏｔ、ステップ５１０２）。この場
合の画像データは文字コードデータである。

そして、入力部４に格納された１文字分の画像データを
キャラクタジェネレータ部５でビットイメージ化しくス
テップ５１０３）、このビットイメージデータなデータ
バス１０６に出力し、また書き込み先となるビットマツ
プメモリ７のアドレスを指定するアドレスデータをアド
レスバスに出力する（ステップ５１０４）。

次に、起動信号１０１及びライト用にセットしたＲ／Ｗ
信号１０２をタイミング発生回路１００に送出する（ス
テップ５１０５）。このようにして書き込み動作の終了
を示す終了信号１１８を受信するまでは待機する（ステ
ップ５１０６）。そして終了信号１１８を受信すると、
ステップ５１０５でセットした起動信号１０１及びＲ／
Ｗ信号１０２をリセットしくステップ５１０７）、入力
部４に格納されている残りの画像データを１ライン分す
べてビットマツプメモリ７上にビットイメージ化して書
き込むまではステップ５１０３からステップ５１０８の
処理を繰り返す。

また、１ライン分の書き込み動作を終了すると、次のラ
インの画像データを再びホストコンピュータから受信し
て上述したステップ５１０２からステップ５１０９まで
の処理を繰り返す。そして１ペ一ジ分のビットイメージ
データをビットマツプメモリ７上に書き込ませた後には
、ビットイメージデータをビデオ信号に変換するビデオ
変換処理を行う。

まず、ビットイメージデータを読み込むためにアドレス
バス１０５上にアドレスデータを出力する（ステップ５
ｉｌｏ）。しかる後に起動信号１０１０、リード用のＲ
／Ｗ信号１０２、そして転送山号１０４をタイミング発
生回路１１０に送出する（ステップ５ｉｌｌ）。以上に
より１回のアドレス指定によるビットイメージデータの
読み出しを行い、終了信号１１８を受信すると起動信号
１０１、Ｒ／Ｗ信号１０２、そして転送山号１０４をそ
れぞれリセットし、１ライン分の読み込み動作が終了す
るまでステップＳｌ　１０からステップ５１１４までの
処理を繰り返す。このようにしてビデオメモリ１０３に
は１ライン分のビットイメージデータがタイミング発生
回路１００の制御に従って行われる。

次に、ビデオ変換部８に対して変換開始信号１２２を送
出し、ビデオメモリ１０３からビットイメージデータの
読み込み動作を開始させる（ステップ５１１５）。この
場合、ビデオ変換部８からビデオメモリ１０３にはビデ
オメモリリード信号１１９が送出され、ビデオ変換部８
に読み込まれたビットイメージデータはビデオ信号１２
０としてプリンタ部９に送出される。このようにしてビ
デオメモリ１０３に格納された１ライン分のビットイメ
ージデータがすべてビデオ信号に変換されると、ビデオ
変換部８からは変換終了信号１２１が出力される。この
変換終了信号１２１を受信すると再びビットマツプメモ
リ７からビデオメモリ１０３へのデータ転送を開始し、
上述したステップ５１１０からステップ５１１７までの
処理を繰り返す。このようにしてビットマツプメモリ７
上の１ペ一ジ分のビットイメージデータなビデオ信号に
変換してプリンタ部９に送出し終えると良好なデータ転
送による印刷が完了する。また印刷ページが数ページに
及ぶ場合には再びステップ５１００からの処理が繰り返
される。

以上の説明により本実施例によれば、ビットマツプメモ
リ７上のビットイメージデータの読み込みからビデオ信
号への変換に至るまでの動作において、ＣＰＵ　１に代
わってメモリリード／ライト部６によって制御できるの
で、ＣＰＵ１の作業としては負荷が軽減されることは勿
論、データの転送処理速度も迅速なものである。またビ
ットマツ基ブメモリ７からビットイメージデータを読み込む（と同
時に同一アドレスの内容をクリアすることもできるので
、上記動作を迅速に行うことができる。

勿論、第２図の如く、ＤＭＡ回路等の機構を用いること
なく簡単な回路構成によって上記効果を得ることができ
るので、コスト的には安価に抑えることができる。

さて、本実施例においてはビデオメモリ１０３をＦＩＦ
Ｏとして用いたがメモリ上のアドレスを制御する制御機
能を付加すれば通常のＲＡＭを用いても良い。この場合
にはＣＰＵ２００にアドレス制御を行わせれば良く、こ
れによって中間バッファとなるメモリの格納制御が効率
的且つ容易に実現できる。

また、入力部４及びビデオメモリ１０３に格納可能なデ
ータ量をそれぞれ１ライン分としたが、本発明はこれに
限定されるものではなく、処理速度を低下させなければ
複数ライン分のメモリ容量を備えてもよい。

［発明の効果］以上の説明により本発明によれば、メモリアクセス回路
によりメモリ上に展開されたビットイメージを読み込む
と同時に中間的なバッファに格納できるので印刷装置の
負担を軽減できる。勿論、メモリアクセス回路の構成も
簡略化されているのでコスト的には安価で済む。

また、メモリからの読み込み動作と同時に同一アドレス
上の内容をクリアできるので処理速度の向上を図れる。

更に、バッファの構成を先入れ先出しとしたことでビッ
トイメージの効率的な格納制御を可能とする。

【図面の簡単な説明】

第１図は本実施例によるレーザビームプリンタの構成を
示す概略ブロック図である。第２図は本実施例によるメモリリード／ライト回路５の
構成を示す概略回路図、第３図は本実施例によるビットマツプメモリ７上への書
き込み動作を示す各種信号のタイミングチャート、第４図は本実施例によるビットマツプメモリ７上からの
読み込み及びビデオメモリ１０３への書き込み動作を示
す各種信号のタイミングチャート、第５図は本実施例によるタイミング発生回路１００の構
成を示す概略構成図、第６図（ａ）、（ｂ）は本実施例によるタイミング発生
回路１００の動作を説明するフローチヤード、第７図（ａ）、（ｂ）、（ｃ）は本実施例のレーザビー
ムプリンタによる印刷動作を示すフローチャートである
。図中、１，２００・・・ＣＰＵ、２，２０１・・・ＲＯ
Ｍ、３，２０２・・・ＲＡＭ、４・・・入力部、５・・
・キャラクタジェネレータ部、６・・・メモリリード／
ライト部、７・・・ビットマツプメモリ、８・・・ビデ
オ変換部、９・・・プリンタ部、１００・・・タイミン
グ発生回路、１０１・・・起動信号、１０２，１１６・
・・Ｒ／Ｗ信号、１０３・・・ビデオメモリ、１０４・
・・転送信号、１０５・・・アドレスバス、１０６〜１
０９・・・データバス、１１０．１１３・・・ラッチ回
路、１１１．１１４・・・ラッチ信号、１１２・・・ク
リア信号、１１５・・・出力イネーブル信号、１１７・
・・メモリライト信号、１１８・・・終了信号、１１９
・・・ビデオメモリリード信号、１２０・・・ビデオ信
号、１２１・・・変換終了信号、１２２・・・変換開始
信号、２０３・・・入力ボート、２０４・・・出力ボー
トである。特許出願人　　　キャノン株式会社第７図（Ｃ）

Claims

【特許請求の範囲】

（１）メモリに格納されたイメージデータを少容量のバ
ツフアを介してビデオ信号変換部に転送するメモリアク
セス回路を具備した印刷装置において、前記メモリアクセス回路は前記メモリの指定されるアド
レスよりイメージデータを読み出すと同時に前記バツフ
アに格納する読出・格納手段と、該読出・格納手段の読
み出し及び格納が終了すると前記装置本体に終了を通知
する終了通知手段とを備えることを特徴とする印刷装置
。
（２）前記バツフアはイメージデータを先入れ先出しに
より格納制御することを備えることを特徴とする請求項
第１項記載の印刷装置。
（３）前記メモリアクセス回路は更に前記メモリの指定
されるアドレスよりイメージデータを読み出すと同時に
前記アドレス上の内容をクリアするクリア手段を備える
ことを特徴とする請求項第１項記載の印刷装置。