JPH01215122A - 位相同期信号発生回路 - Google Patents
位相同期信号発生回路Info
- Publication number
- JPH01215122A JPH01215122A JP63039452A JP3945288A JPH01215122A JP H01215122 A JPH01215122 A JP H01215122A JP 63039452 A JP63039452 A JP 63039452A JP 3945288 A JP3945288 A JP 3945288A JP H01215122 A JPH01215122 A JP H01215122A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- phase
- clock
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力のディジタル信号に同期したタイミングク
ロック（以下クロックと略す）を発生させる位相同期信
号発生回路（以下ＰＬＬ回路と呼ぶ）のループ特性の改
良に関する。
ロック（以下クロックと略す）を発生させる位相同期信
号発生回路（以下ＰＬＬ回路と呼ぶ）のループ特性の改
良に関する。
ディジタル信号の記録再生（または伝送）では、受信デ
ータに含まれる位相変動（ジッタ）の影響を除去するた
め、データに同期したクロックを発生させて同期を取り
直す必要がある。このクロックは入力のゆるやかな周波
数変動に対しては追従し、雑音などに起因するジッタに
は追従しない特性であることが望まれる。このため、タ
ンク回路やＰＬＬ回路などを使用して再生データに同期
したクロックを発生させる手段が取られている。特にＰ
ＬＬ回路は、中心周波数の設定や選定の鋭さを表わすＱ
値などを自由に設定できるため幅広く使用されている。
ータに含まれる位相変動（ジッタ）の影響を除去するた
め、データに同期したクロックを発生させて同期を取り
直す必要がある。このクロックは入力のゆるやかな周波
数変動に対しては追従し、雑音などに起因するジッタに
は追従しない特性であることが望まれる。このため、タ
ンク回路やＰＬＬ回路などを使用して再生データに同期
したクロックを発生させる手段が取られている。特にＰ
ＬＬ回路は、中心周波数の設定や選定の鋭さを表わすＱ
値などを自由に設定できるため幅広く使用されている。
第７図は従来のＰＬＬ回路構成の１例を示したものであ
り、以下、動作原理を簡単に説明する。
り、以下、動作原理を簡単に説明する。
入力信号は、ディジタル信号の１つであるＮ Ｒ７゜（
Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号とする。
Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号とする。
これは、入力信号のＩＩ １１１あるいは“０″を信号
振幅のハイレベルおよびローレベルに対応させる方式で
ある。
振幅のハイレベルおよびローレベルに対応させる方式で
ある。
入力端子ｌから入力されたディジタルデータ１ａはタン
ク回路などで構成されるクロック連続４１回路１１によ
り連続した入力クロックｌｌａにさせる。この入力クロ
ックｌｌａと電気制御発振器（ＶＣＯ回路）４の出力ク
ロック４ａを位相比較器（ＰＣ）２に入力し、位相差−
に比例した誤差電圧２ａをループフィルタ（例えば低域
ろ波器ＬＰＦ）３に出力する。この位相比較器２として
は、例えば乗算型の位相比較器等を使用すればよい。
ク回路などで構成されるクロック連続４１回路１１によ
り連続した入力クロックｌｌａにさせる。この入力クロ
ックｌｌａと電気制御発振器（ＶＣＯ回路）４の出力ク
ロック４ａを位相比較器（ＰＣ）２に入力し、位相差−
に比例した誤差電圧２ａをループフィルタ（例えば低域
ろ波器ＬＰＦ）３に出力する。この位相比較器２として
は、例えば乗算型の位相比較器等を使用すればよい。
ループフィルタ３では必要な帯域の信号のみを通過させ
、電圧制御発振器４に出力し、必要な周波数の出力クロ
ック４ａを発振させる。この出力クロックを位相比較器
２にかし、帰還ループを構成している。
、電圧制御発振器４に出力し、必要な周波数の出力クロ
ック４ａを発振させる。この出力クロックを位相比較器
２にかし、帰還ループを構成している。
この回路には、入力のクロックを連続化するためのタン
ク回路が含まれおり、同調周波数の調整や経年変化、温
度変化等による誤差が発生するなどの問題があった。
ク回路が含まれおり、同調周波数の調整や経年変化、温
度変化等による誤差が発生するなどの問題があった。
このため、第２図に示すような入力データ】ａと出力ク
ロック４ａを直接比較する位相比較器が提案されている
。この回路の動作を第３図の信号波形図を用いて説明す
る６まず、再生データ１ａの変換点に対応するパルスを
作るため、遅延線２１で一定時間遅延したデータ２１ａ
と元のデータ１ａをＥＯＲ回路（排他論理和回路）２２
に入力する。このＦＯＲ回路の出力信号は第３図のｂに
示すように、入力データの変換点を示すパルスとなる。
ロック４ａを直接比較する位相比較器が提案されている
。この回路の動作を第３図の信号波形図を用いて説明す
る６まず、再生データ１ａの変換点に対応するパルスを
作るため、遅延線２１で一定時間遅延したデータ２１ａ
と元のデータ１ａをＥＯＲ回路（排他論理和回路）２２
に入力する。このＦＯＲ回路の出力信号は第３図のｂに
示すように、入力データの変換点を示すパルスとなる。
また、再生データ１ａをラット回路２３に入力し、出力
クロック４ａでラッチし、このデータと元の入力データ
１ａをＦＯＲ回路２４に入力する。これにより、テ゛−
夕１ａとクロックの位相差に比例した幅のパルスＣを発
生させる。次にこれら２つのパルスｂ、ｃを差動アンプ
２５に入力し、位相誤差を電圧２ａに変換する。
クロック４ａでラッチし、このデータと元の入力データ
１ａをＦＯＲ回路２４に入力する。これにより、テ゛−
夕１ａとクロックの位相差に比例した幅のパルスＣを発
生させる。次にこれら２つのパルスｂ、ｃを差動アンプ
２５に入力し、位相誤差を電圧２ａに変換する。
この種の従来技術としては１例えば特開昭５８−５００
５４号公報、特開昭６０−３５８６２号公報などがある
。
５４号公報、特開昭６０−３５８６２号公報などがある
。
、第２図に示す位相比較回路では、データの変換点でし
か位相誤差信号が得られないため、入力データによって
ループゲインが変動し、応答性が悪化するという欠点が
ある。
か位相誤差信号が得られないため、入力データによって
ループゲインが変動し、応答性が悪化するという欠点が
ある。
また、出力のクロックに同期したのこぎり波を発生し、
これを上記した入力データの変換点を示すパルスｂでサ
ンプルホールドする方法がある。
これを上記した入力データの変換点を示すパルスｂでサ
ンプルホールドする方法がある。
この方法では、上述したようなループゲインが変動する
という問題は無くなるが、数Ｍ Ｈｚ以上の高い周波数
ではサンプルホールドの検出精度を高めることが困難で
あるという欠点があった。
という問題は無くなるが、数Ｍ Ｈｚ以上の高い周波数
ではサンプルホールドの検出精度を高めることが困難で
あるという欠点があった。
本発明の目的は、上記従来技術の欠点をなくシ。
良好なループ特性を有するＰＬＬ回路を提供することに
ある。
ある。
本発明は、第２図に示すようにタイプの位相比較器を使
用してＰＬＬ回路を構成する場合、データの変換点の周
期に逆比例してループゲインを制御することにより、安
定した制御特性を実現するものである。
用してＰＬＬ回路を構成する場合、データの変換点の周
期に逆比例してループゲインを制御することにより、安
定した制御特性を実現するものである。
第１図に本発明によるＰＬＬ回路の基本構成図を示し、
その作用を説明する。位相比較器２の感度をＫｐ、利得
制御回路６の感度をＫｇ、ループフィルター３の伝達特
性をＦ（ｓ）、電圧制御発振器４の感度をＫｖとする。
その作用を説明する。位相比較器２の感度をＫｐ、利得
制御回路６の感度をＫｇ、ループフィルター３の伝達特
性をＦ（ｓ）、電圧制御発振器４の感度をＫｖとする。
ここでｓ＝ｊωであり、Ｋｐ ＝ Ｋｇは入力データの
繰り返し周期の関数とする。このＰＬＬ回路に一定の繰
り返しのデータ。
繰り返し周期の関数とする。このＰＬＬ回路に一定の繰
り返しのデータ。
例えば最高周波数となるデータ（クロック周波数ｆ Ｃ
ｋの１／２）が入力した場合、全回路の閉ループゲイン
Ｇ （ｓ ）は次のようになる。
ｋの１／２）が入力した場合、全回路の閉ループゲイン
Ｇ （ｓ ）は次のようになる。
Ｇａｐ（ｓ）＝Ｋｐ−Ｋｇ” Ｋｖ−Ｆ（ｓ）／ｓ今、
位相比較器２のゲインＫｐと利得制御回路６のゲインｋ
ｇを固定（＝１）すると、従来のＰ Ｌ Ｌ回路と全く
同じ動作をする。すなわち、入力の周波数をω８、その
位相をθ１．出力の周波数をω０、その位相を００とす
ると、位相に対する閉ループ伝達関数Ｇｃｔ（ｓ）は となる、一般にループフィルターＦ（ｓ）としては１＋
ｓＴｘ の形のフィルター（ラグ・リード・フィルター）が使用
されている。このフィルターの回路例を第８図に、周波
数特性を第９図に示す。この回路はωｚ（＝１／Ｔｚ）
以下の周波数を通過させ、ω１からωｚ（＝ １ ／
Ｔ２）までの周波数の信号を減衰させる。ここでＴ １
＝ （Ｒ１＋ Ｒｘ ） Ｃ、Ｔ ＝ Ｒｚ Ｃである
。
位相比較器２のゲインＫｐと利得制御回路６のゲインｋ
ｇを固定（＝１）すると、従来のＰ Ｌ Ｌ回路と全く
同じ動作をする。すなわち、入力の周波数をω８、その
位相をθ１．出力の周波数をω０、その位相を００とす
ると、位相に対する閉ループ伝達関数Ｇｃｔ（ｓ）は となる、一般にループフィルターＦ（ｓ）としては１＋
ｓＴｘ の形のフィルター（ラグ・リード・フィルター）が使用
されている。このフィルターの回路例を第８図に、周波
数特性を第９図に示す。この回路はωｚ（＝１／Ｔｚ）
以下の周波数を通過させ、ω１からωｚ（＝ １ ／
Ｔ２）までの周波数の信号を減衰させる。ここでＴ １
＝ （Ｒ１＋ Ｒｘ ） Ｃ、Ｔ ＝ Ｒｚ Ｃである
。
このループフィルターを使用したＰＬＬ回路の開ループ
の周波特性例を第１０図及び第１１図の実線Ａで示す。
の周波特性例を第１０図及び第１１図の実線Ａで示す。
通常は位相余裕４０〜５０度、ゲイン余裕１０〜２０ｄ
Ｂ程度に設定される。この場合の閉ループ特性を第１２
図の実線Ａで示すが。
Ｂ程度に設定される。この場合の閉ループ特性を第１２
図の実線Ａで示すが。
共振の高さＭｐ値が２〜３ｄＢ程度となる。
次に、入力のデータの周期が例えば１１５に低下した場
合を考える。この時、第２図の位相比較器を使用すると
、感度Ｋｐは１１５に低下するため、開ループ特性は第
１０図の点線８のようになる。このため、位相余裕が非
常に小さくなり、閉ループ特性は第１２図の点線Ｂに示
すように共振の高さが非常に大きくなり、ＰＬＬ回路が
不安定になるという問題が起こる。
合を考える。この時、第２図の位相比較器を使用すると
、感度Ｋｐは１１５に低下するため、開ループ特性は第
１０図の点線８のようになる。このため、位相余裕が非
常に小さくなり、閉ループ特性は第１２図の点線Ｂに示
すように共振の高さが非常に大きくなり、ＰＬＬ回路が
不安定になるという問題が起こる。
本発明ではこの問題に対処するため、入力データの周期
に応じてＰＬＬ回路のループゲインを調節する（上記の
例ではＫｇを５倍にする）ことにより特性を安定化させ
るものである。
に応じてＰＬＬ回路のループゲインを調節する（上記の
例ではＫｇを５倍にする）ことにより特性を安定化させ
るものである。
以下１本発明の実施例を第１図を用いて説明する。入力
端子１に入力されたディジタル信号１ａは位相比較器２
とデータ周期検出回路７に入力される。位相比較器とし
ては第２図に示す回路を使用し、データの変換点とクロ
ックの変換点の位相差を電圧２ａに変換し、利得制御回
路６に出力する。また、データ周期検出回路７ではデー
タの繰り返し周期に逆比例するような制御信号７ａを利
得制御回路６に出力する。利得制御回路６では位相比較
器２の出力電圧２ａの振幅を制御信号７ａにより制御し
、常に位相比較のゲインが一定になるようにする。この
利得制御回路６の出力信号６ａをループフィルター３に
入力し、位相誤差に対応した電圧３ａを電圧制御発振器
４に出力する。
端子１に入力されたディジタル信号１ａは位相比較器２
とデータ周期検出回路７に入力される。位相比較器とし
ては第２図に示す回路を使用し、データの変換点とクロ
ックの変換点の位相差を電圧２ａに変換し、利得制御回
路６に出力する。また、データ周期検出回路７ではデー
タの繰り返し周期に逆比例するような制御信号７ａを利
得制御回路６に出力する。利得制御回路６では位相比較
器２の出力電圧２ａの振幅を制御信号７ａにより制御し
、常に位相比較のゲインが一定になるようにする。この
利得制御回路６の出力信号６ａをループフィルター３に
入力し、位相誤差に対応した電圧３ａを電圧制御発振器
４に出力する。
さらに、電圧制御発振器４で作られたクロックパルスは
位相比較器２とデータ周期検出回路７にフィードバック
する。この結果、入力データの繰り返し周波数に無関係
にＰ Ｌ Ｔ、回路のループゲインを最適化することが
でき、安定した制御特性を実現することができる。
位相比較器２とデータ周期検出回路７にフィードバック
する。この結果、入力データの繰り返し周波数に無関係
にＰ Ｌ Ｔ、回路のループゲインを最適化することが
でき、安定した制御特性を実現することができる。
第４図に、データ周期検出回路７の１例を、第５図にそ
の信号波形図を示す。入力データ１ａとクロックパルス
４ａを使用して、データの変換点に対応したパルスＰを
発生させる。すなわち、ラッチ回路７１．７２で遅延し
たデータを排他論理和回路７３に入力し、データの変換
点に対応したパルスｐを作る。また、クロックパルスを
カウンター７４に入力し、一定周期（例えば８クロツク
）の周期パルス７４ａを発生させる。カウンター７５で
は、この周期パルスをクリアパルスとし。
の信号波形図を示す。入力データ１ａとクロックパルス
４ａを使用して、データの変換点に対応したパルスＰを
発生させる。すなわち、ラッチ回路７１．７２で遅延し
たデータを排他論理和回路７３に入力し、データの変換
点に対応したパルスｐを作る。また、クロックパルスを
カウンター７４に入力し、一定周期（例えば８クロツク
）の周期パルス７４ａを発生させる。カウンター７５で
は、この周期パルスをクリアパルスとし。
パルスｐがローの期間だけクロックパルス４ａを計数す
る。この結果、カウンター７５の出力はデータの変換点
の数に近似的に逆比例した計数のディジタルデータｑ（
アナログ値で示すとｒのような信号）が得られる。この
データ（例えば４ビツト）を利得制御回路４に出力する
。
る。この結果、カウンター７５の出力はデータの変換点
の数に近似的に逆比例した計数のディジタルデータｑ（
アナログ値で示すとｒのような信号）が得られる。この
データ（例えば４ビツト）を利得制御回路４に出力する
。
第６図に利得制御回路４の１例を示す。この回路は乗算
型のＤ／Ａ変換器と同じ構成、すなわち複数個の抵抗Ｒ
とスイッチＳＷから構成できる。
型のＤ／Ａ変換器と同じ構成、すなわち複数個の抵抗Ｒ
とスイッチＳＷから構成できる。
抵抗値は１，２，４．８の比例関係に設定し、データ周
期検出回路７の出力信号７ａによりスイッチＳＷを切り
替えれば良い。なお、データ周期検出回路７と利得制御
回路４はアナログ回路で実現することもできる。
期検出回路７の出力信号７ａによりスイッチＳＷを切り
替えれば良い。なお、データ周期検出回路７と利得制御
回路４はアナログ回路で実現することもできる。
この結果、入力データの繰り返し周期が変化するような
信号であっても、ＰＬＬ回路のループゲインを常に一定
にすることができる６ ループフイルター３と電圧制御発振器４の動作に関して
は従来の動作と同様となるため省略する。
信号であっても、ＰＬＬ回路のループゲインを常に一定
にすることができる６ ループフイルター３と電圧制御発振器４の動作に関して
は従来の動作と同様となるため省略する。
また、ループフィルター３としてはラグリード型に限定
されず完全積分型であっても同様に実現することができ
る。
されず完全積分型であっても同様に実現することができ
る。
以上述べたように、本発明によればＮＲＺ信号のように
繰り返しの周期が変化するような信号からクロックを抽
出するＰＬＬ回路において、繰り返しの周期を検出して
全体のループゲインが一定となるように制御することに
より、常に安定した制御特性を実現することがで肯る。
繰り返しの周期が変化するような信号からクロックを抽
出するＰＬＬ回路において、繰り返しの周期を検出して
全体のループゲインが一定となるように制御することに
より、常に安定した制御特性を実現することがで肯る。
なお、ＮＲＺ信号を例に述べたが、ＮＲＺＩ信号やＭＦ
Ｍ信号などにも、更に多値の信号に対しても同様に適用
できることはいうまでもない。
Ｍ信号などにも、更に多値の信号に対しても同様に適用
できることはいうまでもない。
第１図は本発明の一実施例を示すブロック図、第２図は
位相比較器のブロック図、第３図は位相比較器の信号波
形図、第４図は本発明によるデータ周期検出回路図、第
５図はデータ周期検出回路の信号波形図、第６図は本発
明による利得制御回路図、第７図は従来のＰＬＬ回路図
、第８図はループフィルターの１例図、第９図はループ
フィルターの周波数特性図、第１０図は開ループゲイン
の周波数特性図、第１１図は開ループ位相の周波数特性
図、第１２図は閉ループゲインの周波数特性図である。 ２・・・位相比較器、３・・・ループフィルター、４・
・・電圧制御発振器、６・・・利得制御回路、７・・・
データ周期検出回路。 第１図 ２ ７カ四も目化拳え器 ３ ルーフ′々ルタ ４電反制御Ｅ沃器 ６利蒋Ｉ′Ｊ閘凋豚 ７ テ一タ周８捜１回到り 第 Ｚ 図 巣 ３ 図 （久り Ｃ（Ｌ） 面 罵 ６ 図 第７図 ２ イ」乙ノＦｇ比十クシＣ 不 ｇ 国 ３ ルーフ′フィルタ 耳 ／ρ 図 第 ＩＩ 図 第１ｚ図 用仮教 ガ
位相比較器のブロック図、第３図は位相比較器の信号波
形図、第４図は本発明によるデータ周期検出回路図、第
５図はデータ周期検出回路の信号波形図、第６図は本発
明による利得制御回路図、第７図は従来のＰＬＬ回路図
、第８図はループフィルターの１例図、第９図はループ
フィルターの周波数特性図、第１０図は開ループゲイン
の周波数特性図、第１１図は開ループ位相の周波数特性
図、第１２図は閉ループゲインの周波数特性図である。 ２・・・位相比較器、３・・・ループフィルター、４・
・・電圧制御発振器、６・・・利得制御回路、７・・・
データ周期検出回路。 第１図 ２ ７カ四も目化拳え器 ３ ルーフ′々ルタ ４電反制御Ｅ沃器 ６利蒋Ｉ′Ｊ閘凋豚 ７ テ一タ周８捜１回到り 第 Ｚ 図 巣 ３ 図 （久り Ｃ（Ｌ） 面 罵 ６ 図 第７図 ２ イ」乙ノＦｇ比十クシＣ 不 ｇ 国 ３ ルーフ′フィルタ 耳 ／ρ 図 第 ＩＩ 図 第１ｚ図 用仮教 ガ
Claims (1)
- 【特許請求の範囲】 １、入力のディジタル信号に同期したクロックを発生さ
せる位相同期信号発生回路において、入力データの変換
点とクロックの変換点の位相差に比例した誤差電圧を発
生する位相比較器と、データの変換点の繰り返し周期に
応じてループゲインを制御する回路とを有することを特
徴とする位相同期信号発生回路。 ２、上記位相比較器の感度と、利得制御回路の感度の積
がほぼ１となるように利得を設定することを特徴とする
請求項１記載の位相同期信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039452A JPH01215122A (ja) | 1988-02-24 | 1988-02-24 | 位相同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63039452A JPH01215122A (ja) | 1988-02-24 | 1988-02-24 | 位相同期信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01215122A true JPH01215122A (ja) | 1989-08-29 |
Family
ID=12553430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63039452A Pending JPH01215122A (ja) | 1988-02-24 | 1988-02-24 | 位相同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01215122A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001054283A1 (en) * | 2000-01-17 | 2001-07-26 | Fujitsu Limited | Pll circuit |
| WO2004040768A1 (ja) * | 2002-10-30 | 2004-05-13 | Fujitsu Limited | 位相比較利得検出回路、誤同期検出回路及びｐｌｌ回路 |
| JP2006222939A (ja) * | 2005-01-14 | 2006-08-24 | Asahi Kasei Microsystems Kk | Ｐｌｌ回路 |
| JP3881891B2 (ja) * | 1999-12-03 | 2007-02-14 | 富士通株式会社 | 位相同期ループ回路ならびに該回路を備える光中継装置、光端局装置および光通信システム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5121711A (ja) * | 1974-08-19 | 1976-02-21 | Ando Electric | |
| JPS6196571A (ja) * | 1984-10-16 | 1986-05-15 | Pioneer Electronic Corp | 信号読取装置 |
| JPS632426A (ja) * | 1986-06-20 | 1988-01-07 | Sanyo Electric Co Ltd | Ｐｌｌ回路 |
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-
1988
- 1988-02-24 JP JP63039452A patent/JPH01215122A/ja active Pending
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