JPH01217628A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に係わり、特にフローティング
演算を実行するデータ処理装置に関する。

〔従来の技術〕

パイプライン形のデータ処理装置では、その高速化のた
めに、パイプラインに待ちが生じないように、後続命令
の動作を予測して、処理を実行しておく予測制御が行わ
れる。特にパイプラインを乱す大きな要因は分岐処理で
あり、特開昭６２−８５３４１に見られるように、この
条件分岐の予測制御が多く行われている。

〔発明が解決しようとする課題〕

フローティング演算を行う処理装置は、フローティング
演算が必要になったときに、基本処理装置の指示のもと
で作動し、基本処理装置で扱う単精度または倍精度のデ
ータよりもさらにビット数の多いデータ型式をその内部
で扱い、十分な演算精度が得られるようにしている。こ
のために、入力されたデータはすべて内部データ型式へ
とフォーマット変換して処理すればよいが、基本処理装
置側へ処理結果を出力するときは、単精度あるいは倍精
度のどの型式のデータへ変換して出力するかは、そのと
きの処理内容により異なり、この変換処理に分岐が生じ
る。ところが、従来のフローティング演算用のデータ処
理装置では、この出力データのフォーマット変換に対し
ては予測制御が採用されておらず、変換処理が十分高速
化されていなかった。

本発明の目的は、出力データのフォーマット変換にたい
しても予測制御を行うフローティング演算用のデータ処
理装置を提供することにある。

〔課題を解決するための手段〕

上記の目的は、入力されたフォーマット変換命令のデー
タ型式を記憶するデータ形レジスタと、各時点に入力さ
れたフォーマット変換命令のデータ型式とデータ型式レ
ジスタに記憶されている前回のデータ型式とを比較する
比較器とを設け、演算命令実行時に、データ型式レジス
タに記憶されている前回のフォーマット変換命令で指定
されたデータ型式により予めフォーマット変換を実行し
て出力レジスタに書き込んでおき、後続する出力命令で
前記演算結果のフォーマット変換が指定されたときに、
上記比較器の比較結果が一致したときは出力レジスタの
データをそのまま出力し、−致しないときは改めてその
ときの指定型式により変換を行って出力することにより
達せられる。

〔作用〕

一般に、出力データの型式は各プログラム内では一定で
あるから、前回指定されたデータ型式で演算処理時に予
めフォーマット変換を済ませておけば、そのときのフォ
ーマット変換命令がきたときにはすでに変換は終わって
いて、しかもその変換はほとんどの場合圧しい型式で行
われている。

従ってフォーマット変換のための処理時間は省略でき、
処理の高速化が実現できる。

〔実施例〕

以下、本発明を実施例により説明する。第２図は本発明
の装置を含むシステム例を示すもので、基本処理装置（
ＢＰＵ）２は、基本命令を実行するユニットであり、命
令のリード及びデータのリード／ライトをリードデータ
バス１０．ライトデータバス１１．アドレズバス１２．
制御バス１３を介してメモリ制御ユニット（ＭＣＵ）３
に要求する。メモリ制御ユニット３は、メモリバス１６
を介して主メモリ（ＭＳ）４に接続され、また入出力バ
ス１４を介して、ファイルコントローラ（ＦＣＥ）５及
び入出力コントローラＣｌ１０ＣＲ）１７に接続されて
いる。ファイルコントローラ５はバス１５を介してディ
スク装置６を制御し、入出力コントローラ１７はバス１
９を介して入出力装置１８を制御する。フローティング
演算処理装置（ＦＡＵ）１は、リードデータバス９．ラ
イトデータバス８．制御バス７を介して基本処理装置と
交信し、フローティング命令を実行する。このフローテ
ィング演算処理装置１が本発明になるものである。

第３図はフローティング演算処理装置１で扱うデータ型
式の例を示す。同図（Ｃ）は３２ビツトの単精度データ
、同（ｂ）はその倍の長さの６４ビツト倍精度データで
、これらが基本処理装置２で扱われる実数データの型式
である。一方、フローティング演算処理装置１では、第
３図（ａ）のように、９６ビツトの拡張精度データとし
て扱われる。

第１図は、本発明の一実施例を示すブロック図で、演算
制御部２００は、基本処理装置２から制御バス７を介し
て指定された演算の実行を制御する。演算制御部２００
から出力される制御信号を説明すると、信号１２０はリ
ードデータレジスタ（ＲＤＲ）１０４の書き込みを制御
する。信号１２１は演算器（ＡＬＵ）１０１に与える演
算フアンクションである。信号１２２は、ライトデータ
レジスタ（ＷＤＲ）１０３の書込制御信号である。信号
１２３は、レジスタファイル（ＲＦ）１０２の読出及び
書込の制御信号である。レジスタファイル１０２は８本
の汎用レジスタと８本のワークレジスタより成り、読出
ポートを２つ持つ、各々の読出ポートから読出すレジス
タのアドレスは、信号１１６及び信号１１７を介して演
算制御部２００からレジスタファイル１０２に入力され
る。また。

信号１１６はレジスタファイル１０２の書き込みアドレ
スも指定する。信号１３０はセーブレジスタアドレスレ
ジスタ（ＳＲＥＧＡＲ）　１０５の書き込み制御信号で
ある。信号１９９はデータ型式レジスタ（ＳＤＴＹＰ）
１５０の書き込み制御信号である。

信号１５９はフローティング演算処理装置１の外部から
データを取り込むときの入力データ型式、または外部へ
出力するデータのデータ型式を指定する。外部からの入
力データは、データバス９からリードデータレジスタ（
ＲＤＲ）１０４に入力され、信号１８２を介してフォー
マット変換器（ＣＯＮＶ）１８０に入力される。変換器
１８ｏでは、入力データのデータ型式が信号１５５を介
して与えられることにより、入力データを内部データ型
式（拡張実数データ型式）に変換し、ソースバス１１１
に出力する。また、外部にデータを出力するときはディ
スティネーションバス１１３よリフオーマット変換器１
８１にデータが入力される。変換器１８１では、内部デ
ータ型式のデータが、信号１５７より与えられるデータ
型式に変換され、信号１８３を介してライトデータレジ
スタ（ＷＤＲ）１０３に書き込まれ、出力データバス８
を介して出力される。セレクタ１５４は、データ型式を
選択するセレクタであり、データ型式レジスタ１５０に
格納されたデータ型式１５６と現処理中の命令のデータ
型式１５５との選択を行ない、信号１５７を出力する。

このセレクタの選択指定は演算制御部２００がらの信号
１６０により与えられる。比較器１０６は、アドレスレ
ジスタ１０５の出力信号１１８と信号１１６を比較をす
るもので、比較結果を信号１１９を介して演算制御部２
００に報告する。比較器１５１はデータ型式レジスタ１
５０の出力信号１５６と信号１５５の比較を行ない、比
較結果を信号１５８として演算制御部２００に報告する
。信号１５９は演算制御部２００からのリテラルデータ
出力であり、ソースバス１１２を介して演算器１０１に
入力される。丸め指定レジスタ（ＲＮＤ）１６１はフォ
ーマット変換時の丸めを指定するものであり、変換器１
８１に入力される。

第４図は演算制御部２００の内部構成である。

基本処理装置２からの制御バス７は、基本処理装置２へ
の書き込み信号７ａ、オペランドレジスタアドレス７ｂ
、７ｃ、フォーティング演算処理装置１のマイクロプロ
グラム・エントリ・アドレス７ｄ、および入出力データ
のデータ型式７ｅより成る。レジ、０２０９　、２１０
　（ＡＲＡＲ，ＢＲＡＲ）は処理中の命令で指定される
オペランドのレジスタアドレスを保持するためのレジス
タであり、レジスタ（ＤＴＹＰ）２５０は入出力データ
のデータ型式を保持するものである。セレクタ２０１は
、マイクロプログラムのアドレスを選択するもので、制
御記憶（Ｃ８）２０２に信号２２７を介して接続される
。信号２２７はインクリメンタ（ＩＮＣ）２０４にも接
続され、次のマイクロアドレスを生成し、レジスタ（Ｎ
ＴＣ８ＡＲ）２０５に入力される。制御記憶２０２から
読み出されたマイクロ命令は、信号２２６を介して、マ
イクロインストラクションレジスタ（ＭＩＲ）２０３に
セットされ、信号１２２，１３０，１５９，１６０，１
２３゜１２１．１２０により演算実行部を制御する。信
号２２４はマイクロプログラムのジャンプを制御する信
号であり、無条件ジャンプ及び条件ジャンプを指定する
。条件ジャンプの条件は、信号１１９及び信号１５８で
あり、マルチプレクサ（ＭＵＸ）２０６により、セレク
タ２０１の切換信号２２１が生成される。信号２２２，
２２３は、ライトデータレジスタ１０３のデータを基本
処理装置２／＼書込むための制御信号であり、信号２２
２はＡＮＤゲート２０７により、信号１１９及び信号１
５８が共にオンのときのみ有効であり、信号２２３は無
条件書込である。セレクタ２５１はレジスタ２０９の出
力信号２６４とマイクロ・インストラクション・レジス
タ２０３の出力信号２６０を選択し、セレクタ２５２は
レジスタ２１０の出力信号２６５とマイクロ・インスト
ラクション・レジスタ２０３の出力信号２６１を選択す
る。セレクタ２５１，２５２はそれぞれマイクロ・イン
ストラクション・レジスタ２０３よりの信号２６２゜２
６３により制御される。

以上のようにハードウェア構成において、本発明の特徴
とする出力処理、すなわち演算命令を実行してその演算
結果をレジスタファイル１０２の該当レジスタに書き込
むときの動作は次のようである。また、マイクロプログ
ラムにより、信号１２２および１’３０をオンにして、
レジスタファイル１０２とともにライトデータレジスタ
１０３にも演算結果を格納する。このとき、演算結果は
変換器１８１によりフォーマット変換されてライトデー
タレジスタ１０３に入力されるが、このときのフォーマ
ット変換のデータ型式としては、マイクロプログラムに
よりレジスタ１５０がセレクタ１５４により選択される
。また、演算結果を書き込むレジスタファイル１０２の
レジスタアドレス１１６はレジスタ１０５に格納される
。後続の、フォーマット変換指定を伴ったストア命令の
実行の際、信号２２２をオンとし、レジスタアドレスが
比較器１０６にて一致し、かつデータ型式が比較器１５
１で一致した場合、即座にライトデータレジスタ１０３
のデータを基本処理装置２に書き込むようにする。また
、この時、信号２２４により条件ジャンプを指定してお
き、レジスタアドレス又はデータ型式のどちらかが不一
致の場合、レジスタファイル１０２から該当レジスタの
データを読み出し、フォーマット変換の後、ライトデー
タレジスタ１０３に書き込み、基本処理装置２にデータ
を書き込む処理にジャンプするようにする。

また、このとき、レジスタ１５０を更新する。

このようにして、本実施例では、予めフォーマット変換
を実行しておくことにより、フォーマット変換を必要と
するストア命令を１マシンサイクルにて外部書込みでき
る。

〔発明の効果〕

本発明によれば、演算結果を出力する際のフォーマット
変換時間が省略でき、処理性能を向上できる効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の装置を用いたシステムの全体構成図、第３図は
本発明の実施例にて使用されるデータのデータ型式を示
す図、第４図は演算制御部の内部構成を示す図である。 １０２・・・レジスタファイル、１０３・・・ライトデ
ータレジスタ、１５０・・・データ型式レジスタ、１５
１・・・比較器、１５４・・・セレクタ、１８１・・・
フォーマット変換器、２００・・・演算制御部。

Claims (1)

【特許請求の範囲】
1. １、当該装置内で扱う内部データ型のデータを格納する
   ためのレジスタファイルと、与えられた演算命令に従つ
   て上記レジスタファイルからデータを取り出して演算を
   行い、その演算結果のデータを上記レジスタフアイルへ
   格納する演算器と、出力命令に含まれる外部データ型を
   記憶するためのデータ型レジスタと、上記演算器による
   演算実行サイクル内にその演算結果データを上記データ
   型レジスタに記憶された外部データ型のデータへ変換す
   る変換器と、該変換器の出力を格納する出力レジスタと
   、比較器と、制御手段とを設けるとともに、出力命令が
   与えられたときに、上記制御手段は、上記与えられた出
   力命令中の出力データ型とそのとき上記データ型レジス
   タに格納されている出力データ型とを上記比較器により
   比較せしめると同時に上記与えられた出力命令中の出力
   データ型を上記データ型レジスタへ書き込んで更新する
   よう制御し、さらに上記比較器による比較結果が一致し
   たときは上記出力レジスタのデータを出力データとし、
   不一致のときは上記変換器により上記更新されたデータ
   型レジスタのデータ型でもつて上記レジスタファイル内
   の演算結果を変換せしめて演算器出力データとするよう
   制御する機能を有したことを特徴とするデータ処理装置
   。