JPH01217945A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01217945A JPH01217945A JP4346688A JP4346688A JPH01217945A JP H01217945 A JPH01217945 A JP H01217945A JP 4346688 A JP4346688 A JP 4346688A JP 4346688 A JP4346688 A JP 4346688A JP H01217945 A JPH01217945 A JP H01217945A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- conductor
- conductivity type
- conductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はＰ型層とＮ型層に同時に接続をとる配線層のつ
くり方を改善した半導体装置の製造方法に関するもので
ある。
くり方を改善した半導体装置の製造方法に関するもので
ある。
（従来の技術）
一般にＬＳＩの配線層の自由度をあげるため、Ｐ型拡散
層とＮ型拡散層に同一の配線層で接続をとることが望ま
しい。第２図は従来のＬＳＩの断面図で、１０１はＰ型
半導体基板、１０２は半導体基板１０１に設けられたＮ
型のウェル（Ｎ−ｗｅｌｌ）層、１０３はＰ型の拡散層
、１０４はＮ型拡散層、１０５は絶縁層、１０６は第１
のコンタクトホール、１０７は第２のコンタクトホール
、１０８は第１の導電体層としての多結晶シリコン層、
１０９は第１の導電体内のＰ型部、１１０は第１の導電
体内のＮ型部である。
層とＮ型拡散層に同一の配線層で接続をとることが望ま
しい。第２図は従来のＬＳＩの断面図で、１０１はＰ型
半導体基板、１０２は半導体基板１０１に設けられたＮ
型のウェル（Ｎ−ｗｅｌｌ）層、１０３はＰ型の拡散層
、１０４はＮ型拡散層、１０５は絶縁層、１０６は第１
のコンタクトホール、１０７は第２のコンタクトホール
、１０８は第１の導電体層としての多結晶シリコン層、
１０９は第１の導電体内のＰ型部、１１０は第１の導電
体内のＮ型部である。
従来、このような接続をする配線層を形成する場合、配
線層は多結晶シリコン１０８−ｉで形成されていて、さ
らに、拡散層と配線層との電気的接続を良好なものにす
るためにイオン打ち込みをしている。このイオン打ち込
みで、Ｐ型拡散層１０３との接続部ではボロンやＢＦ２
を打ち込み、Ｎ型拡散層１０４との接続部ではリンやヒ
素を打ち込むため、多結晶シリコンの配線層１０８の内
部にＰ型の部分１０９とＮ型の部分１１０が形成されて
いる。
線層は多結晶シリコン１０８−ｉで形成されていて、さ
らに、拡散層と配線層との電気的接続を良好なものにす
るためにイオン打ち込みをしている。このイオン打ち込
みで、Ｐ型拡散層１０３との接続部ではボロンやＢＦ２
を打ち込み、Ｎ型拡散層１０４との接続部ではリンやヒ
素を打ち込むため、多結晶シリコンの配線層１０８の内
部にＰ型の部分１０９とＮ型の部分１１０が形成されて
いる。
（発明が解決しようとする課題）
このような構造の場合、Ｐ型拡散層１０３とＮ型拡散層
１０４との間の距離が縮まってくると、配線層１０８の
内部のＰ型部分１０９とＮ型部分１１０との間も近づき
、ついには接するようになり、ＰＮ接合ができ、この影
響が配線層１０８の電気的特性にあられれるようになる
。
１０４との間の距離が縮まってくると、配線層１０８の
内部のＰ型部分１０９とＮ型部分１１０との間も近づき
、ついには接するようになり、ＰＮ接合ができ、この影
響が配線層１０８の電気的特性にあられれるようになる
。
このためＰ型部１０９とＮ型部１１０を有する多結晶シ
リコン層１０８上に例えば高融点金属層をはり付け、二
層構造として、電流は上記高融点金属層を介しバイパス
して流れるようにし、多結晶シリコン層１０８内のＰＮ
接合は配線層の電気的特性に影響を与えないようにする
ことが考えられる。しかしこの場合、Ｐ型部１０９とＮ
型部１１０を形成してから、多結晶シリコン層１０８と
その上の高融点金属層をバターニングして配線層を形成
されるまでに熱工程が入ると、多結晶シリコン１１０８
に打ち込んだイオンが活性化されてＰ型部１０つとＮ型
部１１０のエツチング具合が変わり、Ｐ型部１０９また
はＮ型部１１０のサイドエッチとか、その上の高融点金
属層のオーバーハング等の問題が出て、これらの二層配
線層を同時に良好にバターニングするのが難しくなる。
リコン層１０８上に例えば高融点金属層をはり付け、二
層構造として、電流は上記高融点金属層を介しバイパス
して流れるようにし、多結晶シリコン層１０８内のＰＮ
接合は配線層の電気的特性に影響を与えないようにする
ことが考えられる。しかしこの場合、Ｐ型部１０９とＮ
型部１１０を形成してから、多結晶シリコン層１０８と
その上の高融点金属層をバターニングして配線層を形成
されるまでに熱工程が入ると、多結晶シリコン１１０８
に打ち込んだイオンが活性化されてＰ型部１０つとＮ型
部１１０のエツチング具合が変わり、Ｐ型部１０９また
はＮ型部１１０のサイドエッチとか、その上の高融点金
属層のオーバーハング等の問題が出て、これらの二層配
線層を同時に良好にバターニングするのが難しくなる。
本発明は上記の問題をかんがみてなされたもので、Ｐ型
層とＮ型層に同一の配線層で接続をとる際に、イオン打
ち込みによって配線層内部に形成されるＰＮ接合の影響
か電気的特性にあられれない配線層を与えるに際し、上
記配線層のバターニングのための工ｙチングに問題点を
生じない半導体装置の製造方法を提供しようとするもの
である。
層とＮ型層に同一の配線層で接続をとる際に、イオン打
ち込みによって配線層内部に形成されるＰＮ接合の影響
か電気的特性にあられれない配線層を与えるに際し、上
記配線層のバターニングのための工ｙチングに問題点を
生じない半導体装置の製造方法を提供しようとするもの
である。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、第１導電型半導体基体に第２導電型の第１の
半導体層を形成し、前記基体に第２導電型の第２の半導
体層を一前記第１の半導体層に第１導電型の第３の半導
体層を形成した半導体構造を得る第１の工程と、前記各
半導体層上に絶縁膜を設け前記第２．第３の半導体層上
にコンタクトホールを設ける第２の工程と、前記コンタ
クトホールを含む絶縁膜上に多結晶シリコン層を設ける
第３の工程と、前記第２の半導体層上のコンタクトホー
ル部に対し第２導電型不純物をイオン注入しまた前記第
３の半導体層上のコンタクトホール部に対し第１導電型
不純物を注入する第４の工程と、前記第１及び第２導電
型多結晶シリコン層上に導電体層を設ける第５の工程と
、前記多結晶シリコン層及び導電体層をエツチングし少
くとも前記第２．第３の半導体層をつなぐ配線層を形成
する第６の工程とを具備してなり、前記第４の工程ない
し第６の工程間に熱工程が行なわれないことを特徴とす
る半導体装置の製造方法である。即ち本発明は、上記熱
工程が行なわれないようにして打ち込みイオンの活性化
が行なわれないようにすることにより、前記従来例で問
題となった多層構造の配線層を、多結晶シリコン層のＰ
型部とＮ型部でエツチング具合が同じになるようにし、
多層構造の配線層のバターニングが良好に行なえるよう
にしたものである。
半導体層を形成し、前記基体に第２導電型の第２の半導
体層を一前記第１の半導体層に第１導電型の第３の半導
体層を形成した半導体構造を得る第１の工程と、前記各
半導体層上に絶縁膜を設け前記第２．第３の半導体層上
にコンタクトホールを設ける第２の工程と、前記コンタ
クトホールを含む絶縁膜上に多結晶シリコン層を設ける
第３の工程と、前記第２の半導体層上のコンタクトホー
ル部に対し第２導電型不純物をイオン注入しまた前記第
３の半導体層上のコンタクトホール部に対し第１導電型
不純物を注入する第４の工程と、前記第１及び第２導電
型多結晶シリコン層上に導電体層を設ける第５の工程と
、前記多結晶シリコン層及び導電体層をエツチングし少
くとも前記第２．第３の半導体層をつなぐ配線層を形成
する第６の工程とを具備してなり、前記第４の工程ない
し第６の工程間に熱工程が行なわれないことを特徴とす
る半導体装置の製造方法である。即ち本発明は、上記熱
工程が行なわれないようにして打ち込みイオンの活性化
が行なわれないようにすることにより、前記従来例で問
題となった多層構造の配線層を、多結晶シリコン層のＰ
型部とＮ型部でエツチング具合が同じになるようにし、
多層構造の配線層のバターニングが良好に行なえるよう
にしたものである。
（実施例）
以下本発明の実施例を第１図を参照して説明する。第１
図＜ａ）中２０１は例えばＰ型の半導体基板であり、こ
の内部に通常の工程で例えばＮ型のウェル層２０２が形
成される。そして、半導体基板２０１内に該基板と逆の
導電型（Ｎ型）の第１の拡散層２０４が形成され、ウェ
ル２０２内にウェルと逆の導電型（Ｐ型）の第２の拡散
層２０３が形成される。そして第１図（ｂ）のように半
導体基板上に例えば厚さ３０００〜７０００人のＣＶ
Ｄ Ｓ １０２による絶縁層２０５が形成される。この
絶縁層２０５中に、第１のコンタクトホール２０７と第
２のコンタクトホール２０６が開孔される。この絶縁層
２０５上に多結晶シリコンからなる第１の導電体層２０
８が形成される。
図＜ａ）中２０１は例えばＰ型の半導体基板であり、こ
の内部に通常の工程で例えばＮ型のウェル層２０２が形
成される。そして、半導体基板２０１内に該基板と逆の
導電型（Ｎ型）の第１の拡散層２０４が形成され、ウェ
ル２０２内にウェルと逆の導電型（Ｐ型）の第２の拡散
層２０３が形成される。そして第１図（ｂ）のように半
導体基板上に例えば厚さ３０００〜７０００人のＣＶ
Ｄ Ｓ １０２による絶縁層２０５が形成される。この
絶縁層２０５中に、第１のコンタクトホール２０７と第
２のコンタクトホール２０６が開孔される。この絶縁層
２０５上に多結晶シリコンからなる第１の導電体層２０
８が形成される。
この絶縁Ｎ２Ｏ５上に多結晶シリコンからなる第１の導
電体層２０８が形成される。こののちレジスト３０１を
ブロックにしてコンタクトホール２０７部にヒ素をイオ
ン打ちこみし、第１の導電体層２０８と拡散層２０４と
の電気的接続を良好なものとする。同じように第１図（
ｃ）の如く、レジスｌ−３０２をブロックにしてコンタ
クトホール２０６部にボロンをイオン打ち込みし、第１
の導電体層２０８と拡散層２０３との電気的接続を良好
なものとする。この結果、第１の導電体層２０８内には
第１の拡散層と同導電型部２１０と第２の拡散層と同導
電型部２０９が形成される。
電体層２０８が形成される。こののちレジスト３０１を
ブロックにしてコンタクトホール２０７部にヒ素をイオ
ン打ちこみし、第１の導電体層２０８と拡散層２０４と
の電気的接続を良好なものとする。同じように第１図（
ｃ）の如く、レジスｌ−３０２をブロックにしてコンタ
クトホール２０６部にボロンをイオン打ち込みし、第１
の導電体層２０８と拡散層２０３との電気的接続を良好
なものとする。この結果、第１の導電体層２０８内には
第１の拡散層と同導電型部２１０と第２の拡散層と同導
電型部２０９が形成される。
こののち第１図（ｄ）の如く、第１の導電体層２０８上
に、例えばスパッタ法でシリサイドからなる第２の導電
体層２１１が形成され、第１の導電体層２０８と第２の
導電体層２１１を例えばＲＩＥ（リアクティブ・イオン
・エツチング）にてバターニングしてこれら各層よりな
る二層配線層が形成された構造となっている。
に、例えばスパッタ法でシリサイドからなる第２の導電
体層２１１が形成され、第１の導電体層２０８と第２の
導電体層２１１を例えばＲＩＥ（リアクティブ・イオン
・エツチング）にてバターニングしてこれら各層よりな
る二層配線層が形成された構造となっている。
こうした構成であれば、イオンを打ちわけすることによ
り、異なる導電型の拡散層２０３ 、 ２０４に対して
良好な電気的接続がとれる。そして、第１の導電体層２
０８上に第２の導電体層２１１がある二層構造のため、
電流は第２の導電体層２１１をバイパスして流れるため
、第１の導電体層２０８内のＰＮ接合の影響は配線の電
気的特性に影響を与えない構成が得られるが、この時第
１図（ｂ）でヒ素のイオン注入をしてから、第１図（ｄ
）で層２０８，２１１よりなる二層構造の配線層をバタ
ーニング形成されるまで熱工程が行なわれないから、多
結晶シリコン層２０８に打ち込んだヒ素とボロンのイオ
ンが活性化されず、従って多結晶シリコン層のＰ型部１
０つとＮ型部１１０のエツチング具合が同じになるから
、二層配線構造が各部で同じようにいっしょにバターニ
ングされ、配線バターニングが良好に行なえるものであ
る。
り、異なる導電型の拡散層２０３ 、 ２０４に対して
良好な電気的接続がとれる。そして、第１の導電体層２
０８上に第２の導電体層２１１がある二層構造のため、
電流は第２の導電体層２１１をバイパスして流れるため
、第１の導電体層２０８内のＰＮ接合の影響は配線の電
気的特性に影響を与えない構成が得られるが、この時第
１図（ｂ）でヒ素のイオン注入をしてから、第１図（ｄ
）で層２０８，２１１よりなる二層構造の配線層をバタ
ーニング形成されるまで熱工程が行なわれないから、多
結晶シリコン層２０８に打ち込んだヒ素とボロンのイオ
ンが活性化されず、従って多結晶シリコン層のＰ型部１
０つとＮ型部１１０のエツチング具合が同じになるから
、二層配線構造が各部で同じようにいっしょにバターニ
ングされ、配線バターニングが良好に行なえるものであ
る。
なお本発明は上記実施例のみに限られず種々の応用が可
能である。例えば本発明は上記実施例において、ヒ素の
イオン打ち込みもボロンのイオン打ち込みもレジストブ
ロックで行なっているが、第１の導電体２０８を形成後
、第１の拡ｒｅ１層２０４との電気的接続を良好なもの
とするヒ素のイオン打ち込みはレジストをブロックにし
て行ない、第２の拡散層２０３との電気的接続を良好な
ものとするボロンの打ち込みは、レジスト３０２を使わ
ず全面に打ち込むようにしてもよい。
能である。例えば本発明は上記実施例において、ヒ素の
イオン打ち込みもボロンのイオン打ち込みもレジストブ
ロックで行なっているが、第１の導電体２０８を形成後
、第１の拡ｒｅ１層２０４との電気的接続を良好なもの
とするヒ素のイオン打ち込みはレジストをブロックにし
て行ない、第２の拡散層２０３との電気的接続を良好な
ものとするボロンの打ち込みは、レジスト３０２を使わ
ず全面に打ち込むようにしてもよい。
ただし、この場合ボロンの打ち込み量はヒ素のそれより
少ない量とする。また、上記実施例では半導体基板をＰ
型、ウェルをＮ型としたが、半導体基板かＮ型、ウェル
がＰ型でもよく、また、第１の導電体に打ち込む不純物
をヒ素としたが、リン等でもよく、また、第１の導！＃
に打ち込む不純物をボロンとしたが、Ｂ Ｆ ２等でも
よく、また、第２の導電体層をシリサイドとしたが、も
ちろん八」等でもかまわない。
少ない量とする。また、上記実施例では半導体基板をＰ
型、ウェルをＮ型としたが、半導体基板かＮ型、ウェル
がＰ型でもよく、また、第１の導電体に打ち込む不純物
をヒ素としたが、リン等でもよく、また、第１の導！＃
に打ち込む不純物をボロンとしたが、Ｂ Ｆ ２等でも
よく、また、第２の導電体層をシリサイドとしたが、も
ちろん八」等でもかまわない。
［発明の効果］
以上詳述したように本発明では、異なる導電型の拡散層
との間に電気的接続をとる配線層をイオン打ち込みによ
り拡散層と良好な電気的接続をとる第１の導電体層と、
第１の導電体上に形成される第２の導電体層の２つの層
から形成するから、異なる導電型の拡散層と同時に良好
な電気的接続を得ると共に、イオン打ち込みによって第
１の導電体内にできるＰＮ接合が配線層の電気的特性に
影響を与えないような半導体装置を得るに当り、上記二
層の配線層のエツチングによるバターニングが良好に行
なえるものである。
との間に電気的接続をとる配線層をイオン打ち込みによ
り拡散層と良好な電気的接続をとる第１の導電体層と、
第１の導電体上に形成される第２の導電体層の２つの層
から形成するから、異なる導電型の拡散層と同時に良好
な電気的接続を得ると共に、イオン打ち込みによって第
１の導電体内にできるＰＮ接合が配線層の電気的特性に
影響を与えないような半導体装置を得るに当り、上記二
層の配線層のエツチングによるバターニングが良好に行
なえるものである。
第１図は本発明の一実施例の工程図、第２図は従来装置
の断面図である。 ２０１・・・Ｐ型半導体基板、２０２・・・Ｎウェル、
２０３・・・Ｐ型拡散層、２０４・・・Ｎ型拡散層、２
０５・・・絶縁槽、２０６・・・コンタクトホール、２
０７・・・コンタクトホール、２０８・・・多結晶シリ
コン層、２０９・・・Ｐ型部、２１０・・・Ｎ型部、２
１１・・・導電体層、３０１，３０２・・・レジスト。
の断面図である。 ２０１・・・Ｐ型半導体基板、２０２・・・Ｎウェル、
２０３・・・Ｐ型拡散層、２０４・・・Ｎ型拡散層、２
０５・・・絶縁槽、２０６・・・コンタクトホール、２
０７・・・コンタクトホール、２０８・・・多結晶シリ
コン層、２０９・・・Ｐ型部、２１０・・・Ｎ型部、２
１１・・・導電体層、３０１，３０２・・・レジスト。
Claims (1)
- 第１導電型半導体基体に第２導電型の第１の半導体層
を形成し、前記基体に第２導電型の第２の半導体層を、
前記第１の半導体層に第１導電型の第３の半導体層を形
成した半導体構造を得る第１の工程と、前記各半導体層
上に絶縁膜を設け前記第２、第３の半導体層上にコンタ
クトホールを設ける第２の工程と、前記コンタクトホー
ルを含む絶縁膜上に多結晶シリコン層を設ける第３の工
程と、前記第２の半導体層上のコンタクトホール部に対
し第２導電型不純物をイオン注入しまた前記第３の半導
体層上のコンタクトホール部に対し第１導電型不純物を
注入する第４の工程と、前記第１及び第２導電型多結晶
シリコン層上に導電体層を設ける第５の工程と、前記多
結晶シリコン層及び導電体層をエッチングし少くとも前
記第２、第３の半導体層をつなぐ配線層を形成する第６
の工程とを具備してなり、前記第４の工程ないし第６の
工程間に熱工程が行なわれないことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346688A JPH01217945A (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346688A JPH01217945A (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217945A true JPH01217945A (ja) | 1989-08-31 |
Family
ID=12664493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4346688A Pending JPH01217945A (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01217945A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568675A (en) * | 1978-11-17 | 1980-05-23 | Toshiba Corp | Fabrication of complementary mos transistor |
| JPS5650535A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Manufacture of semiconductor device |
-
1988
- 1988-02-26 JP JP4346688A patent/JPH01217945A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568675A (en) * | 1978-11-17 | 1980-05-23 | Toshiba Corp | Fabrication of complementary mos transistor |
| JPS5650535A (en) * | 1979-10-01 | 1981-05-07 | Hitachi Ltd | Manufacture of semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4021270A (en) | Double master mask process for integrated circuit manufacture | |
| JPH0220140B2 (ja) | ||
| CA1203920A (en) | Polycrystalline silicon interconnections for bipolar transistor flip-flop | |
| JPS5846193B2 (ja) | 半導体装置 | |
| JPH0510827B2 (ja) | ||
| JPH02170424A (ja) | 半導体装置の製造方法 | |
| JPS6273743A (ja) | 半導体装置の製造方法 | |
| JPS62224077A (ja) | 半導体集積回路装置 | |
| JPH02135770A (ja) | 半導体集積回路 | |
| JPH0268952A (ja) | 半導体装置及びその製造方法 | |
| JPH0680733B2 (ja) | 半導体装置の配線接続部 | |
| JPH05335306A (ja) | 半導体装置 | |
| JPH01147843A (ja) | 半導体装置の製造方法 | |
| JPH05218209A (ja) | 半導体装置及びその製造方法 | |
| JPS6141250Y2 (ja) | ||
| JPH02308564A (ja) | 半導体装置及びその製造方法 | |
| JPH0226021A (ja) | 多層配線の形成方法 | |
| JP2000058640A (ja) | 半導体装置の製造方法 | |
| JPS6235538A (ja) | 半導体装置 | |
| JPS625657A (ja) | 半導体集積回路装置 | |
| JPS59940A (ja) | 半導体装置の製造方法 | |
| JPS5994851A (ja) | 半導体集積回路の製造方法 | |
| JPH0294636A (ja) | 半導体装置の製造方法 | |
| JPS61271826A (ja) | 半導体装置製造方法 | |
| JPS61220461A (ja) | 半導体装置 |