JPH0268952A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0268952A JPH0268952A JP22022288A JP22022288A JPH0268952A JP H0268952 A JPH0268952 A JP H0268952A JP 22022288 A JP22022288 A JP 22022288A JP 22022288 A JP22022288 A JP 22022288A JP H0268952 A JPH0268952 A JP H0268952A
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- wiring
- wiring layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置及びその製造方法に関するもの
で、特に微細化された半導体集積回路装置における半導
体基板（高濃度不純物層）と配線とのコンタクト及び多
層配線を含む配線技術に係わるものである。
で、特に微細化された半導体集積回路装置における半導
体基板（高濃度不純物層）と配線とのコンタクト及び多
層配線を含む配線技術に係わるものである。
（従来の技術）
一般に、半導体集積回路装置において半導体基板（高濃
度不純物層）と配線とのコンタクトを取る場合には、第
５図（ａ）〜（ｅ）に示すようにしている。すなわち、
まず第５図（ａ）に示すようにシリコン基板１１の主表
面に素子分離技術により素子分離領域（絶縁膜）１２を
選択的に形成した後、上記素子分離領域１２をマスクと
して不純物をイオン注入し、高濃度不純物層１３を形成
する。この高濃度不純物層１３を形成するための不純物
としては、シリコン基板１１がＰ型の時はＮ型の不純物
層を形成するものを、Ｎ型の時はＰ型の不純物を形成す
るものを選択する。次に、全面に層間絶縁膜としてＣＶ
Ｄ−５ｉ ０２膜１４を形成した後、写真蝕刻法により
このＣＶＤ−３ｉ０２膜１４にコンタクトホール１５を
形成する（第５図（ｂ））。続いて、全面に配線となる
ＡＱ−８ｉ層をスパッタ法によりスパッタリング形成し
、写真蝕刻を行なって配線１６を形成する（第５図（Ｃ
））。さらに全面に層間絶縁膜としてプラズマ５ｉｎ２
膜１７を形成した後、写真蝕刻法によりこのプラズマ−
８ｉＯ２膜１７にピアホール１８を形成する（第５図（
ｄ））。続いて、全面に配線となるＡΩ−３ｉ層をスパ
ッタ法によりスパッタリング形成し、写真蝕刻を行なっ
て配線１９を形成する（第５図（ｅ））。
度不純物層）と配線とのコンタクトを取る場合には、第
５図（ａ）〜（ｅ）に示すようにしている。すなわち、
まず第５図（ａ）に示すようにシリコン基板１１の主表
面に素子分離技術により素子分離領域（絶縁膜）１２を
選択的に形成した後、上記素子分離領域１２をマスクと
して不純物をイオン注入し、高濃度不純物層１３を形成
する。この高濃度不純物層１３を形成するための不純物
としては、シリコン基板１１がＰ型の時はＮ型の不純物
層を形成するものを、Ｎ型の時はＰ型の不純物を形成す
るものを選択する。次に、全面に層間絶縁膜としてＣＶ
Ｄ−５ｉ ０２膜１４を形成した後、写真蝕刻法により
このＣＶＤ−３ｉ０２膜１４にコンタクトホール１５を
形成する（第５図（ｂ））。続いて、全面に配線となる
ＡＱ−８ｉ層をスパッタ法によりスパッタリング形成し
、写真蝕刻を行なって配線１６を形成する（第５図（Ｃ
））。さらに全面に層間絶縁膜としてプラズマ５ｉｎ２
膜１７を形成した後、写真蝕刻法によりこのプラズマ−
８ｉＯ２膜１７にピアホール１８を形成する（第５図（
ｄ））。続いて、全面に配線となるＡΩ−３ｉ層をスパ
ッタ法によりスパッタリング形成し、写真蝕刻を行なっ
て配線１９を形成する（第５図（ｅ））。
（発明が解決しようとする課題）
しかし上述した様なコンタクト部又は多層配線の方法で
は、集積回路装置の微細化にともない、デバイス特性、
信頼性において以下の問題がある。
は、集積回路装置の微細化にともない、デバイス特性、
信頼性において以下の問題がある。
コンタクトサイズ、ビアサイズが微細化されるに伴って
配線の被覆率が悪くなり（特に孔側壁の配線が細る）断
線、エレクトロマイグレーションの原因となる。また上
記配線の被覆率が悪いとコンタクトホール、ピアホール
内に空洞を生ずる。
配線の被覆率が悪くなり（特に孔側壁の配線が細る）断
線、エレクトロマイグレーションの原因となる。また上
記配線の被覆率が悪いとコンタクトホール、ピアホール
内に空洞を生ずる。
この問題を解決するために従来からＷの埋め込み技術が
あったが、コンタクトの深さによってＷが全部埋めこま
れない事もあり、配線の被覆率が悪くなることもあった
。従ってやはりコンタクト部の配線のステップカバレッ
ジに対して問題が残った。逆にＷがコンタクトの外部に
あふれるまで成長し、隣接配線とショートする原因にも
なっていた。また絶縁膜上の配線とその下のＷとの間の
接触が平面的であるため、これら両者間の接触面積が小
となる問題もあった。
あったが、コンタクトの深さによってＷが全部埋めこま
れない事もあり、配線の被覆率が悪くなることもあった
。従ってやはりコンタクト部の配線のステップカバレッ
ジに対して問題が残った。逆にＷがコンタクトの外部に
あふれるまで成長し、隣接配線とショートする原因にも
なっていた。また絶縁膜上の配線とその下のＷとの間の
接触が平面的であるため、これら両者間の接触面積が小
となる問題もあった。
また通常コンタクトホールを形成してから、もしくはピ
アホールを形成してから配線を形成するために第４図に
示すごとくコンタクトホール１５に対して配線１６の余
裕をとっておく必要があり、高密度化に不適であった。
アホールを形成してから配線を形成するために第４図に
示すごとくコンタクトホール１５に対して配線１６の余
裕をとっておく必要があり、高密度化に不適であった。
この発明は上記の様な事情に鑑みてなされたもので、そ
の目的とするところは、集積回路が微細化されてもデバ
イス特性、信頼性が低下せず、しかも高集積密度に適す
る配線と半導体基板のコンタクト、又は配線どうしのコ
ンタクトが形成できる半導体装置及びその製造方法を提
供する事である。
の目的とするところは、集積回路が微細化されてもデバ
イス特性、信頼性が低下せず、しかも高集積密度に適す
る配線と半導体基板のコンタクト、又は配線どうしのコ
ンタクトが形成できる半導体装置及びその製造方法を提
供する事である。
［発明の構成］
（課題を解決するための手段と作用）
この発明は、半導体基板上の絶縁膜上に形成された配線
層と、前記絶縁膜のコンタクトホール内に埋め込まれ前
記配線層と側面どうしで接合する導電体層とを具備した
ことを特徴とする半導体装置である。またこの発明は、
半導体基板上の絶縁膜上に配線層（第１の配線層）を形
成する工程と、前記配線層上に絶縁膜を形成する工程と
、前記配線層を含み前記半導体基板面に達するコンタク
トホール（第１のコンタクトホール）を形成する工程と
、選択的堆積法により前記コンタクトホールに導電体層
を埋め込み該導電体層を介して前記配線層と前記半導体
基板間を接続する工程とを具備したことを特徴とする半
導体装置の製造方法である。またこの発明は、半導体基
板上の絶縁膜上に第１の配線層を形成する工程と、前記
配線層上に絶縁膜を形成する工程と、前記配線層を含み
前記半導体基板面に達する第１のコンタクトホールを形
成する工程と、選択的堆積法により前記コンタクトホー
ルに第１の導電体層を埋め込み該導電体層を介して前記
配線層と前記半導体基板間を接続する工程と、該工程ま
でに形成された層上に絶縁膜を形成し該絶縁膜上に第２
の配線層を形成する工程と、前記第２の配線層上に絶縁
膜を形成し前記第２の配線層を含み前記第１の配線層に
達する第２のコンタクトホールを形成する工程と、選択
的堆積法により前記第２のコンタクトホールに第２の導
電体層を埋め込み該導電体層を介して第１、第２の配線
層間を接続する工程とを具備したことを特徴とする半導
体装置の製造方法である。
層と、前記絶縁膜のコンタクトホール内に埋め込まれ前
記配線層と側面どうしで接合する導電体層とを具備した
ことを特徴とする半導体装置である。またこの発明は、
半導体基板上の絶縁膜上に配線層（第１の配線層）を形
成する工程と、前記配線層上に絶縁膜を形成する工程と
、前記配線層を含み前記半導体基板面に達するコンタク
トホール（第１のコンタクトホール）を形成する工程と
、選択的堆積法により前記コンタクトホールに導電体層
を埋め込み該導電体層を介して前記配線層と前記半導体
基板間を接続する工程とを具備したことを特徴とする半
導体装置の製造方法である。またこの発明は、半導体基
板上の絶縁膜上に第１の配線層を形成する工程と、前記
配線層上に絶縁膜を形成する工程と、前記配線層を含み
前記半導体基板面に達する第１のコンタクトホールを形
成する工程と、選択的堆積法により前記コンタクトホー
ルに第１の導電体層を埋め込み該導電体層を介して前記
配線層と前記半導体基板間を接続する工程と、該工程ま
でに形成された層上に絶縁膜を形成し該絶縁膜上に第２
の配線層を形成する工程と、前記第２の配線層上に絶縁
膜を形成し前記第２の配線層を含み前記第１の配線層に
達する第２のコンタクトホールを形成する工程と、選択
的堆積法により前記第２のコンタクトホールに第２の導
電体層を埋め込み該導電体層を介して第１、第２の配線
層間を接続する工程とを具備したことを特徴とする半導
体装置の製造方法である。
またこの発明は、半導体基板上に、それぞれ絶縁膜で挟
まれた多層の配線層を形成する工程と、前記各配線層を
含み前記半導体基板に達するコンタクトホールを形成す
る工程と、選択的堆積法により前記コンタクトホールに
導電体層を埋め込み該導電体層を介して半導体基板及び
各配線層間を接続する工程とを具備したことを特徴とす
る半導体装置の製造方法である。
まれた多層の配線層を形成する工程と、前記各配線層を
含み前記半導体基板に達するコンタクトホールを形成す
る工程と、選択的堆積法により前記コンタクトホールに
導電体層を埋め込み該導電体層を介して半導体基板及び
各配線層間を接続する工程とを具備したことを特徴とす
る半導体装置の製造方法である。
即ち本発明の特徴は、コンタクトと配線層を具備する半
導体装置で、絶縁膜上の配線層を先に形成し、その後コ
ンタクト孔を開けてそこに導電体層を選択堆積法で埋め
込み形成する。このようにすると前記導電層と配線層が
側面どうしで接合されるため、コンタクト部での配線の
被覆率が良くなり、配線の平坦性もよくなり、両層の接
合面積も大になり、コンタクトサイズも小にできる等で
高密度集積化、多層配線プロセス等に適するものである
。
導体装置で、絶縁膜上の配線層を先に形成し、その後コ
ンタクト孔を開けてそこに導電体層を選択堆積法で埋め
込み形成する。このようにすると前記導電層と配線層が
側面どうしで接合されるため、コンタクト部での配線の
被覆率が良くなり、配線の平坦性もよくなり、両層の接
合面積も大になり、コンタクトサイズも小にできる等で
高密度集積化、多層配線プロセス等に適するものである
。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。第１図（ａ）〜（ｆ）はコンタクト部の製造工程
を順次示すもので、まず第１図（ａ）に示すように半導
体基板、例えば比抵抗が１〜２Ω・印のＰ型のシリコン
基板（面方位１００）２１の主表面上に素子分離領域（
絶縁膜）２２を選択的に形成することにより素子領域を
形成する。
する。第１図（ａ）〜（ｆ）はコンタクト部の製造工程
を順次示すもので、まず第１図（ａ）に示すように半導
体基板、例えば比抵抗が１〜２Ω・印のＰ型のシリコン
基板（面方位１００）２１の主表面上に素子分離領域（
絶縁膜）２２を選択的に形成することにより素子領域を
形成する。
続いて、上記素子分離領域２２をマスクとして上記素子
領域におけるシリコン基板２１の表面領域にＮ型を形成
する不純物、例えばヒ素Ａｓを加速電圧５０ ｋｅＶ
、ドーズＱ ５ Ｘ １０”’ａｍ−”の条件でイオン
注入して高濃度不純物層２３を形成する。次に、全面に
層間絶縁膜としてＣＶＤ−５ｉｏ２膜２４を堆積形成し
、全面にＡΩ−８ｉ層をスパッタ形成し、フォトレジス
トを用いた写真蝕刻法により上記ＡΩ−３ｉ層をバター
ニングして配線２５を形成する。次に第１図（ｂ）に示
すようにプラズマＳｉＯ２膜２６を形成し、フォトレジ
ストを用いた写真蝕刻法によりコンタクトホール２７′
を形成するために、コンタクト部にあるＳｉＯ２膜２６
、Ａρ−８ｉ膜２５、ＣＶＤ−５ｉＯ２膜２４を除去す
る。この後に第１図（ｃ）に示すように、選択的に堆積
形成できる技術、例えばＣＶＤ−Ｗ膜２７をコンタクト
ホール２７′に埋め込み形成する。
領域におけるシリコン基板２１の表面領域にＮ型を形成
する不純物、例えばヒ素Ａｓを加速電圧５０ ｋｅＶ
、ドーズＱ ５ Ｘ １０”’ａｍ−”の条件でイオン
注入して高濃度不純物層２３を形成する。次に、全面に
層間絶縁膜としてＣＶＤ−５ｉｏ２膜２４を堆積形成し
、全面にＡΩ−８ｉ層をスパッタ形成し、フォトレジス
トを用いた写真蝕刻法により上記ＡΩ−３ｉ層をバター
ニングして配線２５を形成する。次に第１図（ｂ）に示
すようにプラズマＳｉＯ２膜２６を形成し、フォトレジ
ストを用いた写真蝕刻法によりコンタクトホール２７′
を形成するために、コンタクト部にあるＳｉＯ２膜２６
、Ａρ−８ｉ膜２５、ＣＶＤ−５ｉＯ２膜２４を除去す
る。この後に第１図（ｃ）に示すように、選択的に堆積
形成できる技術、例えばＣＶＤ−Ｗ膜２７をコンタクト
ホール２７′に埋め込み形成する。
さらに第１図（ｄ）の如く、第２の層間膜としてプラズ
マＳｉＯ２膜２８を形成し、さらに全面にＡｌ１−３ｉ
層をスパッタ形成し、フォトレジストを用いた写真蝕刻
法により上記ＡＮ−８ｔ層をパターニングして配線２９
を形成する。次にブラダマＳｉＯ２膜３０を形成し、第
１図（ｅ）の如くフォトレジストを用いた写真蝕刻法に
よりコンタクトホール３１を形成するために、コンタク
ト部にある５ｉｎ２膜３０、Ａｇ−３ｉ膜２９、プラズ
マ−３ｉ０２膜２８を除去する。この後に選択的に堆積
形成できる技術、例えばＣＶＤ−Ｗ膜３２をコンタクト
ホール３１に埋め込み形成する。
マＳｉＯ２膜２８を形成し、さらに全面にＡｌ１−３ｉ
層をスパッタ形成し、フォトレジストを用いた写真蝕刻
法により上記ＡＮ−８ｔ層をパターニングして配線２９
を形成する。次にブラダマＳｉＯ２膜３０を形成し、第
１図（ｅ）の如くフォトレジストを用いた写真蝕刻法に
よりコンタクトホール３１を形成するために、コンタク
ト部にある５ｉｎ２膜３０、Ａｇ−３ｉ膜２９、プラズ
マ−３ｉ０２膜２８を除去する。この後に選択的に堆積
形成できる技術、例えばＣＶＤ−Ｗ膜３２をコンタクト
ホール３１に埋め込み形成する。
第２図はこの発明の他の実施例である。まず第２図（ａ
）に示すように半導体基板、例えば比抵抗が１〜２Ω・
印のＰ型のシリコン基板（面方位１００）５１の主表面
上に素子分離領域（絶縁膜５２）を選択的に形成するこ
とにより素子領域を形成する。続いて、上記素子分離領
域５２をマスクとして上記素子領域におけるシリコン基
板５１の表面領域にＮ型を形成する不純物、例えばヒ素
Ａｓを加速電圧５０ ｋｅＶ 、ドーズ量５ Ｘ １０
１５ｃｍ−２の条件でイオン注入して高濃度不純物層５
３を形成する。次に、全面に層間絶縁膜としてＣＶＤ−
５ｆ０２膜５４を堆積形成する。次に第２図（ｂ）に示
すように全面にへΩ−３ｉ層をスパッタ形成し、フォト
レジストを用いた写真蝕刻法により上記Ａ、Ｑ−３ｉ層
をバターニングして配線５５を形成する。次に第２図（
ｃ）に示すように層間絶縁膜としてプラズマ５ｉ０２膜
５６を形成する。さらに全面にＡｌ１−５ｉ層をスパッ
タ形成し、フォトレジストを用いた写真蝕刻法により上
記Ａ、Ｑ−Ｓｉ層をバターニングして配線５７を形成す
る。
）に示すように半導体基板、例えば比抵抗が１〜２Ω・
印のＰ型のシリコン基板（面方位１００）５１の主表面
上に素子分離領域（絶縁膜５２）を選択的に形成するこ
とにより素子領域を形成する。続いて、上記素子分離領
域５２をマスクとして上記素子領域におけるシリコン基
板５１の表面領域にＮ型を形成する不純物、例えばヒ素
Ａｓを加速電圧５０ ｋｅＶ 、ドーズ量５ Ｘ １０
１５ｃｍ−２の条件でイオン注入して高濃度不純物層５
３を形成する。次に、全面に層間絶縁膜としてＣＶＤ−
５ｆ０２膜５４を堆積形成する。次に第２図（ｂ）に示
すように全面にへΩ−３ｉ層をスパッタ形成し、フォト
レジストを用いた写真蝕刻法により上記Ａ、Ｑ−３ｉ層
をバターニングして配線５５を形成する。次に第２図（
ｃ）に示すように層間絶縁膜としてプラズマ５ｉ０２膜
５６を形成する。さらに全面にＡｌ１−５ｉ層をスパッ
タ形成し、フォトレジストを用いた写真蝕刻法により上
記Ａ、Ｑ−Ｓｉ層をバターニングして配線５７を形成す
る。
次に第２図（ｄ）のようにプラズマＳｉＯ２膜５８を形
成し、フォトレジストを用いた写真蝕刻法によりコンタ
クトホール５９を形成するために、コンタクト部にある
ＳｉＯ２膜５８、Ａｌ７−３ｔ膜５７を除去する。続い
て５ｉｎ２がエツチングでき、Ａｌ７−８ｉに対して選
択比のある条件でエツチングを行ないプラズマ５ｉ０２
膜５６、ＣＶＤ−３ｉｎ２膜５４を除去する。この後に
第２図（ｅ）に示すように、選択的に堆積形成できる技
術、例えばＣＶＤ−Ｗ膜６０をコンタクトホール５９に
埋め込み形成する。
成し、フォトレジストを用いた写真蝕刻法によりコンタ
クトホール５９を形成するために、コンタクト部にある
ＳｉＯ２膜５８、Ａｌ７−３ｔ膜５７を除去する。続い
て５ｉｎ２がエツチングでき、Ａｌ７−８ｉに対して選
択比のある条件でエツチングを行ないプラズマ５ｉ０２
膜５６、ＣＶＤ−３ｉｎ２膜５４を除去する。この後に
第２図（ｅ）に示すように、選択的に堆積形成できる技
術、例えばＣＶＤ−Ｗ膜６０をコンタクトホール５９に
埋め込み形成する。
上記各実施例によれば、配線を形成してからコンタクト
ホール内に導電体層を堆積形成するため配線の平坦性が
よく、しかもコンタクト部での配線の被服率が悪くなら
ないし、また絶縁膜上のＡｊ７配線とコンタクトホール
内のＷ層とが側面接触となって接触面積が大となる等で
、配線断線、エレクトロマイグレーションなど信頼性上
の問題を回避できる。さらに配線部を形成してからコン
タクト部を形成するので、レイアウトパターンを第３図
に示すごとくコンタクト２７′に対して配線２５の余裕
をとらなくともよいので配線を高密度化できる。またた
とえコンタクトが配線からずれた時でも、該コンタクト
はＷ層でまんべんなく埋められるためコンタクトの平坦
性を損なわずに、さらにコンタクト部の信頼性を失わな
い配線技術を提供できる。従って多層配線プロセスにも
適している。
ホール内に導電体層を堆積形成するため配線の平坦性が
よく、しかもコンタクト部での配線の被服率が悪くなら
ないし、また絶縁膜上のＡｊ７配線とコンタクトホール
内のＷ層とが側面接触となって接触面積が大となる等で
、配線断線、エレクトロマイグレーションなど信頼性上
の問題を回避できる。さらに配線部を形成してからコン
タクト部を形成するので、レイアウトパターンを第３図
に示すごとくコンタクト２７′に対して配線２５の余裕
をとらなくともよいので配線を高密度化できる。またた
とえコンタクトが配線からずれた時でも、該コンタクト
はＷ層でまんべんなく埋められるためコンタクトの平坦
性を損なわずに、さらにコンタクト部の信頼性を失わな
い配線技術を提供できる。従って多層配線プロセスにも
適している。
さらに第２図の製造方法によれば、第１，２の配線層、
拡散層の位置を工夫すれば、コンタクトを開孔する部分
によって２層目のＡＪ総５７−１層目のＡｉ１層５５−
拡散層５３．２層目のＡｇ層−１層目のＡｇ層、１層目
のＡ１層−拡散層、２層目のＡｇ層−拡散層等の任意の
層間の配線が一度にできる利点をもつ。また第２図（ｄ
）のようにコンタクトをわざと一部１層からはずしてお
くことも可能である。また第２図の製造方法はロジック
デバイス、特にゲートアレイには非常に有効で、今まで
完成品を得るためにコンタクト、第１層目のＡｇ、ビア
、第２層目のＡｇの４層のマスクが必要であったが、本
発明は１回のマスクで行なえる利点をもつ。
拡散層の位置を工夫すれば、コンタクトを開孔する部分
によって２層目のＡＪ総５７−１層目のＡｉ１層５５−
拡散層５３．２層目のＡｇ層−１層目のＡｇ層、１層目
のＡ１層−拡散層、２層目のＡｇ層−拡散層等の任意の
層間の配線が一度にできる利点をもつ。また第２図（ｄ
）のようにコンタクトをわざと一部１層からはずしてお
くことも可能である。また第２図の製造方法はロジック
デバイス、特にゲートアレイには非常に有効で、今まで
完成品を得るためにコンタクト、第１層目のＡｇ、ビア
、第２層目のＡｇの４層のマスクが必要であったが、本
発明は１回のマスクで行なえる利点をもつ。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば本発明はＣＭＯＳ集積回路（ＩＣ）、バイ
ポーラＩＣ，Ｂｉ（バイポーラ）−ＣＭＯＳ ＩＣ等
種々のものに適用できる。また本発明では配線層の材質
に、Ａρ＋ＡＪｌｌ−Ｓｔ。
ある。例えば本発明はＣＭＯＳ集積回路（ＩＣ）、バイ
ポーラＩＣ，Ｂｉ（バイポーラ）−ＣＭＯＳ ＩＣ等
種々のものに適用できる。また本発明では配線層の材質
に、Ａρ＋ＡＪｌｌ−Ｓｔ。
Ａｌ −Ｓ １−Ｃｕ、Ｗ、Ｃｕ、ポリＳｔ、高融金属
シリサイド、ポリサイドなど各種のものを適宜選択して
用いることができる。またコンタクト部の埋め込み金属
、第１層目、第２層目配線どうしの材質を異ならせたり
、同じとしたりすることもできる。
シリサイド、ポリサイドなど各種のものを適宜選択して
用いることができる。またコンタクト部の埋め込み金属
、第１層目、第２層目配線どうしの材質を異ならせたり
、同じとしたりすることもできる。
［発明の効果］
以上説明した如く本発明によれば、コンタクト部での配
線の被覆率が良く、またコンタクト部での埋め込み導電
体層と配線層間の接触（接合）面積が大となり、また配
線の平坦性も良（なり、またコンタクトと配線がずれた
りしても問題性が生じない等で信頼性が向上し、またコ
ンタクト部を小さく形成できるし、少ないマスク数で各
層間の配線接続が行なえることもあって、高密度集積化
、多層配線プロセスにも適するものである。
線の被覆率が良く、またコンタクト部での埋め込み導電
体層と配線層間の接触（接合）面積が大となり、また配
線の平坦性も良（なり、またコンタクトと配線がずれた
りしても問題性が生じない等で信頼性が向上し、またコ
ンタクト部を小さく形成できるし、少ないマスク数で各
層間の配線接続が行なえることもあって、高密度集積化
、多層配線プロセスにも適するものである。
第１図、第２図は本発明の各実施例の工程図、第３図は
同工程で得られるコンタクト部の平面図、第４図は従来
例の工程で得られるコンタクト部の平面図、第５図は従
来例の工程図である。 ２１．５１・・・半導体基板、２２．５−２・・・素子
分離用酸化膜、２３．５３・・・ｎ＋拡散層、２４゜５
４・・・ＣＶ Ｄ Ｓ ｆ Ｏ２膜、２７’、５９・
・・コンタクトホール、２５．５５・・・１層目のＡｌ
１−３ｉ膜、２６．２８，３０，５６．５８・・・プラ
ズマ５ｉ０２膜、３１．５９・・・ピアホール（コンタ
クトホール）、２９．５７・・・２層目のＡΩ−Ｓｉ膜
、２７．３２．６０・・・ＣＶＤ−Ｗ膜。
同工程で得られるコンタクト部の平面図、第４図は従来
例の工程で得られるコンタクト部の平面図、第５図は従
来例の工程図である。 ２１．５１・・・半導体基板、２２．５−２・・・素子
分離用酸化膜、２３．５３・・・ｎ＋拡散層、２４゜５
４・・・ＣＶ Ｄ Ｓ ｆ Ｏ２膜、２７’、５９・
・・コンタクトホール、２５．５５・・・１層目のＡｌ
１−３ｉ膜、２６．２８，３０，５６．５８・・・プラ
ズマ５ｉ０２膜、３１．５９・・・ピアホール（コンタ
クトホール）、２９．５７・・・２層目のＡΩ−Ｓｉ膜
、２７．３２．６０・・・ＣＶＤ−Ｗ膜。
Claims (7)
- （１）半導体基板上の絶縁膜上に形成された配線層と、
前記絶縁膜のコンタクトホール内に埋め込まれ前記配線
層と側面どうしで接合する導電体層とを具備したことを
特徴とする半導体装置。 - （２）前記配線層と導電体層とは互いに異なる材質であ
ることを特徴とする請求項１に記載の半導体装置。 - （３）前記配線層は１層以上であり、該層と前記導電体
層との接合は側面接合と平面接合が混在していることを
特徴とする請求項１に記載の半導体装置。 - （４）半導体基板上の絶縁膜上に配線層（第１の配線層
）を形成する工程と、前記配線層上に絶縁膜を形成する
工程と、前記配線層を含み前記半導体基板面に達するコ
ンタクトホール（第１のコンタクトホール）を形成する
工程と、選択的堆積法により前記コンタクトホールに導
電体層を埋め込み該導電体層を介して前記配線層と前記
半導体基板間を接続する工程とを具備したことを特徴と
する半導体装置の製造方法。 - （５）半導体基板上の絶縁膜上に第１の配線層を形成す
る工程と、前記配線層上に絶縁膜を形成する工程と、前
記配線層を含み前記半導体基板面に達する第１のコンタ
クトホールを形成する工程と、選択的堆積法により前記
コンタクトホールに第１の導電体層を埋め込み該導電体
層を介して前記配線層と前記半導体基板間を接続する工
程と、該工程までに形成された層上に絶縁膜を形成し該
絶縁膜上に第２の配線層を形成する工程と、前記第２の
配線層上に絶縁膜を形成し前記第２の配線層を含み前記
第１の配線層に達する第２のコンタクトホールを形成す
る工程と、選択的堆積法により前記第２のコンタクトホ
ールに第２の導電体層を埋め込み該導電体層を介して第
１、第２の配線層間を接続する工程とを具備したことを
特徴とする半導体装置の製造方法。 - （６）半導体基板上に、それぞれ絶縁膜で挟まれた多層
の配線層を形成する工程と、前記各配線層を含み前記半
導体基板に達するコンタクトホールを形成する工程と、
選択的堆積法により前記コンタクトホールに導電体層を
埋め込み該導電体層を介して半導体基板及び各配線層間
を接続する工程とを具備したことを特徴とする半導体装
置の製造方法。 - （７）前記半導体基板と導電体層とのコンタクト部には
、前記半導体基板とは逆導電型の不純物拡散層が形成さ
れていることを特徴とする請求項４ないし６のいずれか
１つの項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22022288A JPH0268952A (ja) | 1988-09-02 | 1988-09-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22022288A JPH0268952A (ja) | 1988-09-02 | 1988-09-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0268952A true JPH0268952A (ja) | 1990-03-08 |
Family
ID=16747792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22022288A Pending JPH0268952A (ja) | 1988-09-02 | 1988-09-02 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0268952A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536623A (ja) * | 1991-07-29 | 1993-02-12 | Nec Kyushu Ltd | 半導体装置の製造方法 |
| JPH08186171A (ja) * | 1994-12-28 | 1996-07-16 | Nec Corp | 半導体装置およびその製造方法 |
| US5594278A (en) * | 1994-04-22 | 1997-01-14 | Nippon Steel Corporation | Semiconductor device having a via hole with an aspect ratio of not less than four, and interconnections therein |
Citations (4)
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| JPS60200541A (ja) * | 1984-03-26 | 1985-10-11 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS62118543A (ja) * | 1985-11-18 | 1987-05-29 | Nec Corp | 半導体集積回路装置 |
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| JPS6477961A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1988
- 1988-09-02 JP JP22022288A patent/JPH0268952A/ja active Pending
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