JPH01218009A - 結晶成長方法 - Google Patents
結晶成長方法Info
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- JPH01218009A JPH01218009A JP4472988A JP4472988A JPH01218009A JP H01218009 A JPH01218009 A JP H01218009A JP 4472988 A JP4472988 A JP 4472988A JP 4472988 A JP4472988 A JP 4472988A JP H01218009 A JPH01218009 A JP H01218009A
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- Japan
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- layer
- grown
- gaas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
■族生導体の基板上に化合物半導体を所定の厚さに結晶
成長する方法に関し、 ■族生導体と化合物半導体の熱膨張率の差により発生す
る基板の反り及び成長層のクラックの低減を目的とし、 先ず上記所定の厚さより薄く成長しその成長層に溝を形
成して該成長層を複数の島状になし、しかる後、気相エ
ピタキシー法または分子線エピタキシー法により成長を
継続するように構成し、また、予め上記基板の表面に溝
を形成して表面層を複数の島状になし、しかる後、気相
エピタキシー法または分子線エピタキシー法により成長
を行うように構成する。
成長する方法に関し、 ■族生導体と化合物半導体の熱膨張率の差により発生す
る基板の反り及び成長層のクラックの低減を目的とし、 先ず上記所定の厚さより薄く成長しその成長層に溝を形
成して該成長層を複数の島状になし、しかる後、気相エ
ピタキシー法または分子線エピタキシー法により成長を
継続するように構成し、また、予め上記基板の表面に溝
を形成して表面層を複数の島状になし、しかる後、気相
エピタキシー法または分子線エピタキシー法により成長
を行うように構成する。
本発明は、■族生導体の基板上に化合物半導体を所定の
厚さに結晶成長する方法にに関する。
厚さに結晶成長する方法にに関する。
化合物半導体は、例えばＧａＡｓがトランジスタを高速
化させるといった具合に、半導体装置の素子形成に用い
て素子に優れた特性を付与することができる。
化させるといった具合に、半導体装置の素子形成に用い
て素子に優れた特性を付与することができる。
しかしながら化合物半導体の基板（ウェーハ）は、■族
生導体例えばＳｉの基板に比べて大型化が遅れており然
も強度が弱いため、半導体装置の生産効率向上を阻害し
ている。
生導体例えばＳｉの基板に比べて大型化が遅れており然
も強度が弱いため、半導体装置の生産効率向上を阻害し
ている。
そこで、■族生導体の基板上に化合物半導体を結晶成長
して、例えばＳｉ基板上にＧａＡｓを結晶成長して、Ｇ
ａＡｓ素子を形成する基板を大型化・強度増大化するこ
とが検討されている。
して、例えばＳｉ基板上にＧａＡｓを結晶成長して、Ｇ
ａＡｓ素子を形成する基板を大型化・強度増大化するこ
とが検討されている。
Ｓｉ基板上にＧａＡｓを結晶成長させる場合、ＳｉとＧ
ａＡｓの格子定数にずれがあるため適宜のバッファ層を
介在させて格子整合させるという複雑なことを行ってい
たが、その後、Ｓｉ基板上にＧａＡｓを直接結晶成長さ
せることが可能になってきた〔参考文献：“Ｓｉ基板上
へのＧａＡｓの成長技術”狭山、他、沖電気研究開発、
昭６２年４月、第１３４号、 Ｖｏｌ、５４゜Ｎｏ、２
． ｐ５７ ）。
ａＡｓの格子定数にずれがあるため適宜のバッファ層を
介在させて格子整合させるという複雑なことを行ってい
たが、その後、Ｓｉ基板上にＧａＡｓを直接結晶成長さ
せることが可能になってきた〔参考文献：“Ｓｉ基板上
へのＧａＡｓの成長技術”狭山、他、沖電気研究開発、
昭６２年４月、第１３４号、 Ｖｏｌ、５４゜Ｎｏ、２
． ｐ５７ ）。
その場合、ＳｔとＧａＡｓの格子不整合の影響により成
長層に多量の転位が発生する。しかし、成長層を厚くし
てくると表面側で転位が減少する〔参考文献：Ｇｒｏｗ
ｔｈ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏ
ｆ Ｇａ／Ｇｅｅｐｉｌａｙｅｒｓ ｇｒｏｗｎ ｏｎ
Ｓｔ ５ｕｂｓｔｒａｔｅｓ ｂｙ ｍｏｌｅｃｕｌ
ａｒｂｅａｍ ｅｐｉｔａｘｙ（分子線エピタキシーに
よるＳｉ基板上のＧａ／Ｇｅ層の成長と特性）’ Ｐ、
５ｈｅｌｄｏｎ、他、Ｊ。
長層に多量の転位が発生する。しかし、成長層を厚くし
てくると表面側で転位が減少する〔参考文献：Ｇｒｏｗ
ｔｈ ａｎｄ ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏ
ｆ Ｇａ／Ｇｅｅｐｉｌａｙｅｒｓ ｇｒｏｗｎ ｏｎ
Ｓｔ ５ｕｂｓｔｒａｔｅｓ ｂｙ ｍｏｌｅｃｕｌ
ａｒｂｅａｍ ｅｐｉｔａｘｙ（分子線エピタキシーに
よるＳｉ基板上のＧａ／Ｇｅ層の成長と特性）’ Ｐ、
５ｈｅｌｄｏｎ、他、Ｊ。
Ａｐｐｌ、 Ｐｈｙｓ、 ５８（１１）、 Ｉ Ｄｅｃ
、 １９８５． ｐ４１８６）。
、 １９８５． ｐ４１８６）。
その状況は第３図側断面図の図（ａ）に示される。
同図において、１はＳｉ基板、２は成長したＧａＡｓ層
、３は転位である。そして、ＧａＡｓ素子２は、厚さを
４μ−程度以上にすると形成する素子に悪影響を与えな
い程度に表面側の転位が微少になる。
、３は転位である。そして、ＧａＡｓ素子２は、厚さを
４μ−程度以上にすると形成する素子に悪影響を与えな
い程度に表面側の転位が微少になる。
しかしながら、基板ｌを大型にし且つＧａＡｓ層２を上
記のように厚くした場合には、成長を終えて基板１を取
り出した際に、第３図（ｂ）に示すように、基板１に反
りが発生し甚だしくはＧａＡｓ層２にクランク４が発生
する。
記のように厚くした場合には、成長を終えて基板１を取
り出した際に、第３図（ｂ）に示すように、基板１に反
りが発生し甚だしくはＧａＡｓ層２にクランク４が発生
する。
それは、成長が高温でなされること、ＧａＡｓの熱膨張
率（６，８Ｘ １０−’ ／ ℃）がＳｔのそれ（２，
８Ｘ １０−” ／℃）と大きく異なっていること、の
ため基板１が常温に復した際にＧａＡｓ層２に面方向の
引張り応力が発生し、然も、厚いＧａＡｓ層２が大型基
板１の全域に渡り繋がっていることから、その応力が基
板１の全域に繋がり基板ｌを湾曲させるに至らせるため
である。
率（６，８Ｘ １０−’ ／ ℃）がＳｔのそれ（２，
８Ｘ １０−” ／℃）と大きく異なっていること、の
ため基板１が常温に復した際にＧａＡｓ層２に面方向の
引張り応力が発生し、然も、厚いＧａＡｓ層２が大型基
板１の全域に渡り繋がっていることから、その応力が基
板１の全域に繋がり基板ｌを湾曲させるに至らせるため
である。
この現象は、Ｓｉ基板上にＧａＡｓを結晶成長した場合
に限られず、■族生導体の基板上に化合物半導体を結晶
成長した場合に共通する。
に限られず、■族生導体の基板上に化合物半導体を結晶
成長した場合に共通する。
そして、この基板の反りは、素子を形成する後工程に支
障を来し、また成長層のクランクは素子不良の原因とな
る。
障を来し、また成長層のクランクは素子不良の原因とな
る。
そこで本発明は、上述した基板の反り及び成長層のクラ
ンクを低減させる結晶成長方法の提供を目的とする。
ンクを低減させる結晶成長方法の提供を目的とする。
上記目的は、■族生導体の基板上に化合物半導体を所定
の厚さに結晶成長するに際して、先ず上記所定の厚さよ
り薄く成長しその成長層に溝を形成して該成長層を複数
の島状になし、しかる後、気相エピタキシー法または分
子線エピタキシー法により成長を継続する本発明の結晶
成長方法によって達成され、また、予め上記基板の表面
に溝を形成して表面層を複数の島状になし、しかる後、
気相エピタキシー法または分子線エピタキシー法により
成長を行う本発明の結晶成長方法によって達成される。
の厚さに結晶成長するに際して、先ず上記所定の厚さよ
り薄く成長しその成長層に溝を形成して該成長層を複数
の島状になし、しかる後、気相エピタキシー法または分
子線エピタキシー法により成長を継続する本発明の結晶
成長方法によって達成され、また、予め上記基板の表面
に溝を形成して表面層を複数の島状になし、しかる後、
気相エピタキシー法または分子線エピタキシー法により
成長を行う本発明の結晶成長方法によって達成される。
このようにして成長した成長層は、上記溝の部分で分断
されて繋がる範囲が上記島状の領域に限られる。
されて繋がる範囲が上記島状の領域に限られる。
このため、■族生導体と化合物半導体の熱膨張率の差に
より成長層に発生する先に述べた応力はその繋がりが島
状領域の間で分断されるので、基板を大型にし成長層を
厚くしても、基板に発生する反りは微少となる。またこ
れに伴い、先に述べたクラックは島状領域に発生し難く
なる。
より成長層に発生する先に述べた応力はその繋がりが島
状領域の間で分断されるので、基板を大型にし成長層を
厚くしても、基板に発生する反りは微少となる。またこ
れに伴い、先に述べたクラックは島状領域に発生し難く
なる。
かくして、素子を形成する後工程に支障を来す基板の反
りを除去することができ、また島状領域を素子形成領域
に合わせることにより、素子不良の原因となるクランク
の発生を防止することができる。
りを除去することができ、また島状領域を素子形成領域
に合わせることにより、素子不良の原因となるクランク
の発生を防止することができる。
以下本発明による結晶成長方法の実施例について第１図
及び第２図を用いて説明する。第１図は第１の実施例を
示す工程順側断面図（ａ）〜（Ｃ１と平面図（ｄ）、第
２図は第２の実施例を示す工程順側断面図（ａｌ （ｂ
ｌと平面図（ｅｌ、である。
及び第２図を用いて説明する。第１図は第１の実施例を
示す工程順側断面図（ａ）〜（Ｃ１と平面図（ｄ）、第
２図は第２の実施例を示す工程順側断面図（ａｌ （ｂ
ｌと平面図（ｅｌ、である。
第１の実施例を示す第１図において、先ず〔図ｆａ）参
照〕、ＳｉウェーハなるＳｔ基板ｌｌ上に通常の方法で
ＧａＡｓを結晶成長して厚さ約１μ霧のＧａＡｓ層１２
ａを形成する。基板１１の大きさは例えば５！ンである
。
照〕、ＳｉウェーハなるＳｔ基板ｌｌ上に通常の方法で
ＧａＡｓを結晶成長して厚さ約１μ霧のＧａＡｓ層１２
ａを形成する。基板１１の大きさは例えば５！ンである
。
次いで〔図（ｂｌ参照〕、レジストマスク１５を用いた
エツチングによりＧａＡ、Ｊ１１２ａに溝１６を形成し
て、ＧａＡｓ層１２ａを図（ｄｌに示すように複数の島
状にする。
エツチングによりＧａＡ、Ｊ１１２ａに溝１６を形成し
て、ＧａＡｓ層１２ａを図（ｄｌに示すように複数の島
状にする。
島状領域の各々は後工程における素子形成の領域に合わ
せて例えば約５ｍｍ角であり、溝１５の幅は例えば約１
０μｍである。
せて例えば約５ｍｍ角であり、溝１５の幅は例えば約１
０μｍである。
次いでｃ図（Ｃ１参照〕、レジストマスク１５を除去し
た後、気相エピタキシー法例えばＭＯＣＶＤ法により、
または分子線エピタキシー法（ＭＢＥ法）によりＧａＡ
ｓの結晶成長を継続し、厚さ約３μｍのＧａＡｓ１ｉ１
２ｂを形成して所望の成長を完了する。ＧａＡｓ層１２
ａと１２ｂが合わさってＳｔ基板ｌｌ上の厚さ約４ｐｒ
ｓのＧａＡｓ１ｉ１２となる。
た後、気相エピタキシー法例えばＭＯＣＶＤ法により、
または分子線エピタキシー法（ＭＢＥ法）によりＧａＡ
ｓの結晶成長を継続し、厚さ約３μｍのＧａＡｓ１ｉ１
２ｂを形成して所望の成長を完了する。ＧａＡｓ層１２
ａと１２ｂが合わさってＳｔ基板ｌｌ上の厚さ約４ｐｒ
ｓのＧａＡｓ１ｉ１２となる。
ＧａＡｓ層１２は、ＧａＡｓ層１２ｂの成長により溝１
６の部分が繋がっているように見えるが、その成長が気
相エピタキシー法または分子線エピタキシー法によるた
め、溝１６の部分で分断されて繋がる範囲が上記島状の
領域となっている。
６の部分が繋がっているように見えるが、その成長が気
相エピタキシー法または分子線エピタキシー法によるた
め、溝１６の部分で分断されて繋がる範囲が上記島状の
領域となっている。
そして、ＧａＡｓ層１２の成長を終えた基板１１は、先
に述べたように常温状態になっても反りが殆ど認められ
ず、その反りの大きさは高々数μｍ程度である。また、
ＧａＡｓ１ｉ１２の各島状領域は、第３図で説明した転
位３がＧａＡｓＮ２の場合と同様に分布して表面側に殆
ど認められず、然も第３図で説明したクランク４の存在
が認められない。
に述べたように常温状態になっても反りが殆ど認められ
ず、その反りの大きさは高々数μｍ程度である。また、
ＧａＡｓ１ｉ１２の各島状領域は、第３図で説明した転
位３がＧａＡｓＮ２の場合と同様に分布して表面側に殆
ど認められず、然も第３図で説明したクランク４の存在
が認められない。
第２の実施例を示す第２図において、先ず〔図ｔａ＋ａ
ｌ〕、ＳｉウェーハなるＳｉ基板２１の表面に、レジス
トマスク２５を用いたエツチングにより深さ１〜３μｍ
程度の溝２６を形成して、基板２１の表面層を図（Ｃ１
に示すように複数の島状にする。基板２１の大きさは例
えば５エンであり、島状領域の各々は後工程における素
子形成の領域に合わせて例えば約５ｏ＋ｍ角であり、溝
２６の幅は例えば約１０μ鴎である。
ｌ〕、ＳｉウェーハなるＳｉ基板２１の表面に、レジス
トマスク２５を用いたエツチングにより深さ１〜３μｍ
程度の溝２６を形成して、基板２１の表面層を図（Ｃ１
に示すように複数の島状にする。基板２１の大きさは例
えば５エンであり、島状領域の各々は後工程における素
子形成の領域に合わせて例えば約５ｏ＋ｍ角であり、溝
２６の幅は例えば約１０μ鴎である。
次いで〔図（ｂｌ参照〕、レジストマスク２５を除去し
た後、気相エピタキシー法例えばＭＯＣＶＤ法により、
または分子線エピタキシー法によりＧａＡｓを結晶成長
し、厚さ約４μ−のＧａＡｓＮ２２を形成して所望の成
長を完了する。
た後、気相エピタキシー法例えばＭＯＣＶＤ法により、
または分子線エピタキシー法によりＧａＡｓを結晶成長
し、厚さ約４μ−のＧａＡｓＮ２２を形成して所望の成
長を完了する。
ＧａＡｓ層２２は、第１の実施例におけるＧａＡｓ１ｉ
１２と同様に、溝２６の部分で分断されて繋がる範囲が
上記島状の領域となっている。
１２と同様に、溝２６の部分で分断されて繋がる範囲が
上記島状の領域となっている。
そして、ＧａＡｓ層２２の成長を終えた基板２１は、第
１の実施例の場合と同様に常温状態になっても反りが殆
ど認められず、その反りの大きさは高々数μ−程度であ
る。また、ＧａＡｓ層２２の各島状領域は、第３図で説
明した転位３がＧａＡｓ層２の場合と同様に分布して表
面側に殆ど認められず、然も第３図で説明したクラック
４の存在が認められない。
１の実施例の場合と同様に常温状態になっても反りが殆
ど認められず、その反りの大きさは高々数μ−程度であ
る。また、ＧａＡｓ層２２の各島状領域は、第３図で説
明した転位３がＧａＡｓ層２の場合と同様に分布して表
面側に殆ど認められず、然も第３図で説明したクラック
４の存在が認められない。
なお、以上の実施例はＳ＋基板上にＧａＡｓを所定の厚
さに結晶成長した場合であるが、本発明の方法が■族生
導体の基板上にｍｖ族またはＩＩＶＩ族化合物半導体を
結晶成長した場合に有効であることは、上述の説明から
容易に類推されよう。
さに結晶成長した場合であるが、本発明の方法が■族生
導体の基板上にｍｖ族またはＩＩＶＩ族化合物半導体を
結晶成長した場合に有効であることは、上述の説明から
容易に類推されよう。
以上説明したように本発明の構成によれば、■族生導体
の基板上に化合物半導体を所定の厚さに結晶成長する方
法において、■族生導体と化合物半導体の熱膨張率の差
により発生する基板の反り及び成長層のクラックを低減
させることができて、例えば化合物半導体素子の安定し
た生産効率向上を可能にさせる効果がある。
の基板上に化合物半導体を所定の厚さに結晶成長する方
法において、■族生導体と化合物半導体の熱膨張率の差
により発生する基板の反り及び成長層のクラックを低減
させることができて、例えば化合物半導体素子の安定し
た生産効率向上を可能にさせる効果がある。
第１図は第１の実施例を示す工程順側断面図と平面図、
第２図は第２の実施例を示す工程順側断面図と平面図、
第３図は従来の問題を示す側断面図、
である。
図において、
１ 、１１、２１はＳｔ基暑反、
２．１２．１２ａ 、 １２ｂ 、２２はＧａＡｓ層（
成長層）、３は転位、 ４はクラック、 １５．２５はレジストマスク、 １６．２６は溝、 である。 某１ Ｋ 第２の大苑イク・ＩＥ示すＬ希呈１１１灸倶・１断面図
と平面ば籠第 ２ 図
成長層）、３は転位、 ４はクラック、 １５．２５はレジストマスク、 １６．２６は溝、 である。 某１ Ｋ 第２の大苑イク・ＩＥ示すＬ希呈１１１灸倶・１断面図
と平面ば籠第 ２ 図
Claims (1)
- 【特許請求の範囲】 １）IV族半導体の基板上に化合物半導体を所定の厚さに
結晶成長するに際して、先ず上記所定の厚さより薄く成
長しその成長層に溝を形成して該成長層を複数の島状に
なし、しかる後、気相エピタキシー法または分子線エピ
タキシー法により成長を継続することを特徴とする結晶
成長方法。 ２）IV族半導体の基板上に化合物半導体を結晶成長する
に際して、予め上記基板の表面に溝を形成して表面層を
複数の島状になし、しかる後、気相エピタキシー法また
は分子線エピタキシー法により成長を行うことを特徴と
する結晶成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4472988A JPH01218009A (ja) | 1988-02-26 | 1988-02-26 | 結晶成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4472988A JPH01218009A (ja) | 1988-02-26 | 1988-02-26 | 結晶成長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01218009A true JPH01218009A (ja) | 1989-08-31 |
Family
ID=12699532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4472988A Pending JPH01218009A (ja) | 1988-02-26 | 1988-02-26 | 結晶成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01218009A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243512A (ja) * | 1988-03-25 | 1989-09-28 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体エピタキシャル層の形成方法 |
| JP2011114160A (ja) * | 2009-11-26 | 2011-06-09 | Sumitomo Chemical Co Ltd | 半導体基板、電子デバイスおよび半導体基板の製造方法 |
| JP2011129828A (ja) * | 2009-12-21 | 2011-06-30 | Sumitomo Chemical Co Ltd | 半導体基板、電子デバイスおよび半導体基板の製造方法 |
| US10192739B2 (en) | 2011-06-30 | 2019-01-29 | Siltronic Ag | Layered semiconductor substrate with reduced bow having a group III nitride layer and method for manufacturing it |
-
1988
- 1988-02-26 JP JP4472988A patent/JPH01218009A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243512A (ja) * | 1988-03-25 | 1989-09-28 | Nippon Telegr & Teleph Corp <Ntt> | 化合物半導体エピタキシャル層の形成方法 |
| JP2011114160A (ja) * | 2009-11-26 | 2011-06-09 | Sumitomo Chemical Co Ltd | 半導体基板、電子デバイスおよび半導体基板の製造方法 |
| JP2011129828A (ja) * | 2009-12-21 | 2011-06-30 | Sumitomo Chemical Co Ltd | 半導体基板、電子デバイスおよび半導体基板の製造方法 |
| US10192739B2 (en) | 2011-06-30 | 2019-01-29 | Siltronic Ag | Layered semiconductor substrate with reduced bow having a group III nitride layer and method for manufacturing it |
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