JPH01219941A - Memory management system for microprocessor system - Google Patents
Memory management system for microprocessor systemInfo
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- JPH01219941A JPH01219941A JP63045661A JP4566188A JPH01219941A JP H01219941 A JPH01219941 A JP H01219941A JP 63045661 A JP63045661 A JP 63045661A JP 4566188 A JP4566188 A JP 4566188A JP H01219941 A JPH01219941 A JP H01219941A
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- 238000007726 management method Methods 0.000 claims description 7
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Landscapes
- Memory System (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリ管理方式に関し、特に、マイクロプロ
セッサシステムのメモリ管理方式に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to memory management schemes, and more particularly to memory management schemes for microprocessor systems.
従来の技術
従来、この種のメモリ管理方式は、外部入出力装置に対
応して主記憶の論理空間にインターフェイス領域サイズ
を割当てる方式になっていた。BACKGROUND OF THE INVENTION Conventionally, this type of memory management method has been a method of allocating an interface area size to a logical space of main memory in correspondence with an external input/output device.
発明が解決しようとする課題
上述した従来のメモリ管理システムは、外部入出力装置
の数又は種類が増加するに従って主記憶の論理空間に占
めるインターフェイス領域のサイズが拡大するので、外
部入出力装置の種類又は数が増加するとユーザプログラ
ムの動作が不可能となる欠点があった。Problems to be Solved by the Invention In the conventional memory management system described above, the size of the interface area occupied in the logical space of the main memory increases as the number or type of external input/output devices increases. Alternatively, if the number increases, there is a drawback that the operation of the user program becomes impossible.
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能としたマイクロプロセッサシステ
ムの新規なメモリ管理方式を提供することにある。The present invention has been made in view of the above-mentioned conventional situation,
SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a new memory management method for a microprocessor system which makes it possible to overcome the above-mentioned drawbacks inherent in the prior art.
課題を解決するための手段
上記目的を達成する為に、本発明に係るマイクロプロセ
ッサシステムのメモリ管理方式は、マイクロプロセッサ
と、主記憶と、複数の外部入出力装置に対応した複数の
同−論理空間を割当てられたインターフェイス記憶と、
同−論理空間を多重に切り換える情報リードとを有して
いる。Means for Solving the Problems In order to achieve the above object, a memory management method for a microprocessor system according to the present invention includes a microprocessor, a main memory, and a plurality of identical logic devices corresponding to a plurality of external input/output devices. an interface memory with allocated space;
It has an information lead for switching the same logical space in multiple ways.
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。Embodiment Next, a preferred embodiment of the present invention will be specifically explained with reference to the drawings.
第１図は本発明に係るマイクロプロセッサシステムの一
実施例を示すプロ・ツク構成図である。FIG. 1 is a block diagram showing an embodiment of a microprocessor system according to the present invention.
第１図を参照するに、本発明に係るマイクロプロセッサ
システムの一実施例は、マイクロプロセッサ１と、同一
のアドレス空間に割当てられている複数のインターフェ
イス記憶４と、主記憶３とを主バス２で結んで構成され
ている。Referring to FIG. 1, one embodiment of the microprocessor system according to the present invention connects a microprocessor 1, a plurality of interface memories 4 allocated to the same address space, and a main memory 3 to a main bus 2. It is made up of .
いま、マイクロプロセッサ１が主記憶３のデータを外部
入出力装置７．８．９へ出力するには、まずマイクロプ
ロセッサ１は、記憶切換手段５に目的の外部入出力装置
７．８またはりに対応したインターフェイス記憶４を書
き込み可能か否かをチエツクし、可能ならば切り換え指
示を出す。記憶切換手段５は、目的の外部入出力装置７
．８または９に対応したインターフェイス記憶４のみを
イネーブルリード６を介して書き込み可能とし、次にマ
イクロプロセッサ１に主バス２を介して書き込み許可情
報を返す。Now, in order for the microprocessor 1 to output the data in the main memory 3 to the external input/output device 7.8.9, the microprocessor 1 first outputs the data in the main memory 3 to the external input/output device 7.8. It is checked whether or not the corresponding interface memory 4 can be written to, and if possible, a switching instruction is issued. The memory switching means 5 selects the target external input/output device 7.
．． Only the interface memory 4 corresponding to 8 or 9 is made writable via the enable lead 6, and then write permission information is returned to the microprocessor 1 via the main bus 2.
この結果、マイクロプロセッサ１は主バス２を介して主
記憶３のアドレスより該当のデータを読み出し、次に主
バス２を介して目的の外部入出力装置７．８または９に
対応したインターフェイス記憶４のアドレスに書き込む
。さらにインターフェイス記憶４より目的の外部入出力
装置７．８または９にデータを書き込む。外部入出力装
置書き込み中、対応のインターフェイス記憶４は書き込
み禁止情報を記憶切換手段５へ通知し、マイクロプロセ
ッサ１からの書き込みを禁止する。外部入出力装置へ書
き込みが完了すると、記憶切換手段５へ書き込み禁止解
除情報を通知する。As a result, the microprocessor 1 reads the corresponding data from the address of the main memory 3 via the main bus 2, and then reads the corresponding data via the main bus 2 to the interface memory 4 corresponding to the target external input/output device 7.8 or 9. write to the address of Furthermore, data is written from the interface memory 4 to the target external input/output device 7.8 or 9. During writing to the external input/output device, the corresponding interface memory 4 notifies the memory switching means 5 of write prohibition information and prohibits writing from the microprocessor 1. When writing to the external input/output device is completed, write prohibition release information is notified to the storage switching means 5.
しかしながら、マイクロプロセッサ１は、インターフェ
イス記憶４より対応の外部入出力装置にデータ書き込み
中でも別の外部入出力装置に書き込み要求があった場合
には、別の外部入出力装置に対応のインターフェイス記
憶４が書き込み許可状態であれば上記と同一の手順でデ
ータの書き込みが可能である。従って、前者、後者のイ
ンターフェイス記憶４の書き込みアドレスが重複しても
相互に影響なく、各インターフェイス記憶４のデータは
対応の外部入出力装置へ書き込むことが可能となる。However, if the microprocessor 1 receives a write request to another external input/output device while data is being written from the interface memory 4 to the corresponding external input/output device, the microprocessor 1 may write the corresponding interface memory 4 to the other external input/output device. If it is in a write-enabled state, data can be written using the same procedure as above. Therefore, even if the write addresses of the former and latter interface memories 4 overlap, the data in each interface memory 4 can be written to the corresponding external input/output device without affecting each other.
以北のように、外部入出力装置に対応し物理的に別々の
インターフェイス記憶４を同−論理空間に割り当てるこ
とにより、外部入出力装置が増加しても入出力インター
フェイス領域の論理空間サイズを増やす必要がなくかつ
マイクロプロセッサの使用効率が高められる。As described above, by allocating physically separate interface memories 4 corresponding to external input/output devices to the same logical space, the logical space size of the input/output interface area can be increased even if the number of external input/output devices increases. This eliminates the need for microprocessor usage and increases the efficiency of microprocessor usage.
発明の詳細
な説明したように、本発明によれば、マイクロプロセッ
サシステムの主記憶の論理空間の一部を外部入出力装置
の入出力インターフェイス領域と共有することにより、
マイクロプロセッサは外部入出力装置の種類、数と独立
にユーザエリアを最大限に利用可能となること及び入出
力装置側のプロセッサからも独立に入出力インターフェ
イス領域をアクセス可能なので高速な入出力インターフ
ェイスできる効果が得られる。As described in detail, according to the present invention, by sharing a part of the logical space of the main memory of the microprocessor system with the input/output interface area of the external input/output device,
The microprocessor can maximize the use of the user area independent of the type and number of external input/output devices, and the input/output interface area can be accessed independently from the processor on the input/output device side, resulting in a high-speed input/output interface. Effects can be obtained.
第１図は本発明の一実施例を示すプロ・ツク構成図であ
る。
１・・・マイクロプロセッサ、２・・・主バス、３・・
・主記憶、４・−インターフェイス記憶、５自記憶切換
手段、６・・・イネーブルリード、７，８．９・・・外
部入出力装置
特許出願人 日本電気株式会社
代 理 人 弁理士 熊谷雄太部FIG. 1 is a block diagram of a program showing one embodiment of the present invention. 1...Microprocessor, 2...Main bus, 3...
- Main memory, 4 - Interface memory, 5 Self-memory switching means, 6... Enable read, 7, 8.9... External input/output device Patent applicant NEC Co., Ltd. Representative Patent attorney Yutabe Kumagai
Claims (1)
を多重に使用し、複数の外部入出力装置とインターフェ
イスするための領域を該外部入出力装置と共有し、入出
力インターフェイス領域の論理空間サイズを前記外部入
出力装置の数によらず限定し、かつアクセス速度の遅れ
のないことを特徴とするマイクロプロセッサシステムの
メモリ管理方式。A part of the logical space of the main memory of the microprocessor system is used multiplexed, an area for interfacing with multiple external input/output devices is shared with the external input/output devices, and the logical space size of the input/output interface area is set as above. A memory management method for a microprocessor system that is limited in number regardless of the number of external input/output devices and is characterized by no delay in access speed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045661A JPH01219941A (en) | 1988-02-26 | 1988-02-26 | Memory management system for microprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045661A JPH01219941A (en) | 1988-02-26 | 1988-02-26 | Memory management system for microprocessor system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01219941A true JPH01219941A (en) | 1989-09-01 |
Family
ID=12725559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63045661A Pending JPH01219941A (en) | 1988-02-26 | 1988-02-26 | Memory management system for microprocessor system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01219941A (en) |
-
1988
- 1988-02-26 JP JP63045661A patent/JPH01219941A/en active Pending
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