JPH01219941A - マイクロプロセッサシステムのメモリ管理方式 - Google Patents
マイクロプロセッサシステムのメモリ管理方式Info
- Publication number
- JPH01219941A JPH01219941A JP63045661A JP4566188A JPH01219941A JP H01219941 A JPH01219941 A JP H01219941A JP 63045661 A JP63045661 A JP 63045661A JP 4566188 A JP4566188 A JP 4566188A JP H01219941 A JPH01219941 A JP H01219941A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- output devices
- interface
- external input
- input
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims description 33
- 238000007726 management method Methods 0.000 claims description 7
- 238000003860 storage Methods 0.000 abstract description 8
- 230000014759 maintenance of location Effects 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、メモリ管理方式に関し、特に、マイクロプロ
セッサシステムのメモリ管理方式に関する。
セッサシステムのメモリ管理方式に関する。
従来の技術
従来、この種のメモリ管理方式は、外部入出力装置に対
応して主記憶の論理空間にインターフェイス領域サイズ
を割当てる方式になっていた。
応して主記憶の論理空間にインターフェイス領域サイズ
を割当てる方式になっていた。
発明が解決しようとする課題
上述した従来のメモリ管理システムは、外部入出力装置
の数又は種類が増加するに従って主記憶の論理空間に占
めるインターフェイス領域のサイズが拡大するので、外
部入出力装置の種類又は数が増加するとユーザプログラ
ムの動作が不可能となる欠点があった。
の数又は種類が増加するに従って主記憶の論理空間に占
めるインターフェイス領域のサイズが拡大するので、外
部入出力装置の種類又は数が増加するとユーザプログラ
ムの動作が不可能となる欠点があった。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能としたマイクロプロセッサシステ
ムの新規なメモリ管理方式を提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能としたマイクロプロセッサシステ
ムの新規なメモリ管理方式を提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係るマイクロプロセ
ッサシステムのメモリ管理方式は、マイクロプロセッサ
と、主記憶と、複数の外部入出力装置に対応した複数の
同−論理空間を割当てられたインターフェイス記憶と、
同−論理空間を多重に切り換える情報リードとを有して
いる。
ッサシステムのメモリ管理方式は、マイクロプロセッサ
と、主記憶と、複数の外部入出力装置に対応した複数の
同−論理空間を割当てられたインターフェイス記憶と、
同−論理空間を多重に切り換える情報リードとを有して
いる。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明に係るマイクロプロセッサシステムの一
実施例を示すプロ・ツク構成図である。
実施例を示すプロ・ツク構成図である。
第１図を参照するに、本発明に係るマイクロプロセッサ
システムの一実施例は、マイクロプロセッサ１と、同一
のアドレス空間に割当てられている複数のインターフェ
イス記憶４と、主記憶３とを主バス２で結んで構成され
ている。
システムの一実施例は、マイクロプロセッサ１と、同一
のアドレス空間に割当てられている複数のインターフェ
イス記憶４と、主記憶３とを主バス２で結んで構成され
ている。
いま、マイクロプロセッサ１が主記憶３のデータを外部
入出力装置７．８．９へ出力するには、まずマイクロプ
ロセッサ１は、記憶切換手段５に目的の外部入出力装置
７．８またはりに対応したインターフェイス記憶４を書
き込み可能か否かをチエツクし、可能ならば切り換え指
示を出す。記憶切換手段５は、目的の外部入出力装置７
．８または９に対応したインターフェイス記憶４のみを
イネーブルリード６を介して書き込み可能とし、次にマ
イクロプロセッサ１に主バス２を介して書き込み許可情
報を返す。
入出力装置７．８．９へ出力するには、まずマイクロプ
ロセッサ１は、記憶切換手段５に目的の外部入出力装置
７．８またはりに対応したインターフェイス記憶４を書
き込み可能か否かをチエツクし、可能ならば切り換え指
示を出す。記憶切換手段５は、目的の外部入出力装置７
．８または９に対応したインターフェイス記憶４のみを
イネーブルリード６を介して書き込み可能とし、次にマ
イクロプロセッサ１に主バス２を介して書き込み許可情
報を返す。
この結果、マイクロプロセッサ１は主バス２を介して主
記憶３のアドレスより該当のデータを読み出し、次に主
バス２を介して目的の外部入出力装置７．８または９に
対応したインターフェイス記憶４のアドレスに書き込む
。さらにインターフェイス記憶４より目的の外部入出力
装置７．８または９にデータを書き込む。外部入出力装
置書き込み中、対応のインターフェイス記憶４は書き込
み禁止情報を記憶切換手段５へ通知し、マイクロプロセ
ッサ１からの書き込みを禁止する。外部入出力装置へ書
き込みが完了すると、記憶切換手段５へ書き込み禁止解
除情報を通知する。
記憶３のアドレスより該当のデータを読み出し、次に主
バス２を介して目的の外部入出力装置７．８または９に
対応したインターフェイス記憶４のアドレスに書き込む
。さらにインターフェイス記憶４より目的の外部入出力
装置７．８または９にデータを書き込む。外部入出力装
置書き込み中、対応のインターフェイス記憶４は書き込
み禁止情報を記憶切換手段５へ通知し、マイクロプロセ
ッサ１からの書き込みを禁止する。外部入出力装置へ書
き込みが完了すると、記憶切換手段５へ書き込み禁止解
除情報を通知する。
しかしながら、マイクロプロセッサ１は、インターフェ
イス記憶４より対応の外部入出力装置にデータ書き込み
中でも別の外部入出力装置に書き込み要求があった場合
には、別の外部入出力装置に対応のインターフェイス記
憶４が書き込み許可状態であれば上記と同一の手順でデ
ータの書き込みが可能である。従って、前者、後者のイ
ンターフェイス記憶４の書き込みアドレスが重複しても
相互に影響なく、各インターフェイス記憶４のデータは
対応の外部入出力装置へ書き込むことが可能となる。
イス記憶４より対応の外部入出力装置にデータ書き込み
中でも別の外部入出力装置に書き込み要求があった場合
には、別の外部入出力装置に対応のインターフェイス記
憶４が書き込み許可状態であれば上記と同一の手順でデ
ータの書き込みが可能である。従って、前者、後者のイ
ンターフェイス記憶４の書き込みアドレスが重複しても
相互に影響なく、各インターフェイス記憶４のデータは
対応の外部入出力装置へ書き込むことが可能となる。
以北のように、外部入出力装置に対応し物理的に別々の
インターフェイス記憶４を同−論理空間に割り当てるこ
とにより、外部入出力装置が増加しても入出力インター
フェイス領域の論理空間サイズを増やす必要がなくかつ
マイクロプロセッサの使用効率が高められる。
インターフェイス記憶４を同−論理空間に割り当てるこ
とにより、外部入出力装置が増加しても入出力インター
フェイス領域の論理空間サイズを増やす必要がなくかつ
マイクロプロセッサの使用効率が高められる。
発明の詳細
な説明したように、本発明によれば、マイクロプロセッ
サシステムの主記憶の論理空間の一部を外部入出力装置
の入出力インターフェイス領域と共有することにより、
マイクロプロセッサは外部入出力装置の種類、数と独立
にユーザエリアを最大限に利用可能となること及び入出
力装置側のプロセッサからも独立に入出力インターフェ
イス領域をアクセス可能なので高速な入出力インターフ
ェイスできる効果が得られる。
サシステムの主記憶の論理空間の一部を外部入出力装置
の入出力インターフェイス領域と共有することにより、
マイクロプロセッサは外部入出力装置の種類、数と独立
にユーザエリアを最大限に利用可能となること及び入出
力装置側のプロセッサからも独立に入出力インターフェ
イス領域をアクセス可能なので高速な入出力インターフ
ェイスできる効果が得られる。
第１図は本発明の一実施例を示すプロ・ツク構成図であ
る。 １・・・マイクロプロセッサ、２・・・主バス、３・・
・主記憶、４・−インターフェイス記憶、５自記憶切換
手段、６・・・イネーブルリード、７，８．９・・・外
部入出力装置 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部
る。 １・・・マイクロプロセッサ、２・・・主バス、３・・
・主記憶、４・−インターフェイス記憶、５自記憶切換
手段、６・・・イネーブルリード、７，８．９・・・外
部入出力装置 特許出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部
Claims (1)
- マイクロプロセッサシステムの主記憶の一部の論理空間
を多重に使用し、複数の外部入出力装置とインターフェ
イスするための領域を該外部入出力装置と共有し、入出
力インターフェイス領域の論理空間サイズを前記外部入
出力装置の数によらず限定し、かつアクセス速度の遅れ
のないことを特徴とするマイクロプロセッサシステムの
メモリ管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045661A JPH01219941A (ja) | 1988-02-26 | 1988-02-26 | マイクロプロセッサシステムのメモリ管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045661A JPH01219941A (ja) | 1988-02-26 | 1988-02-26 | マイクロプロセッサシステムのメモリ管理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01219941A true JPH01219941A (ja) | 1989-09-01 |
Family
ID=12725559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63045661A Pending JPH01219941A (ja) | 1988-02-26 | 1988-02-26 | マイクロプロセッサシステムのメモリ管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01219941A (ja) |
-
1988
- 1988-02-26 JP JP63045661A patent/JPH01219941A/ja active Pending
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