JPH01219942A - Ｄｍａコントローラ装置 - Google Patents
Ｄｍａコントローラ装置Info
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- JPH01219942A JPH01219942A JP4412788A JP4412788A JPH01219942A JP H01219942 A JPH01219942 A JP H01219942A JP 4412788 A JP4412788 A JP 4412788A JP 4412788 A JP4412788 A JP 4412788A JP H01219942 A JPH01219942 A JP H01219942A
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- 238000012545 processing Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
アダプタ内のデータバッファのデータ転送を制御するバ
ッファ制御方式に関し、 アダプタ内のマイクロプロセッサにてデータ送出処理を
行なう処理時間を短縮することによりＤＭＡコントロー
ルの処理効率の向上を図ることを目的とし、 中央処理装置の配下にシステムバスを介してメモリ、ア
ダプタ等が接続され、アダプタを介して複数の入出力装
置が接続されるデータ処理システムにおける前記アダプ
タ内のデータバッファのデータ転送を制御するバッファ
制御方式において、前記アダプタ内のＤＭＡコントロー
ラ内に、前記メモリへのデータ転送を強制的に一時中断
させる制御手段と、前記データバッファ内のデータを前
記メモリのバウンダリ条件に合せて補正し、ダミーデー
タをセットした後、前記メモリへ強制的にデータの送出
を行なう指示手段とを備え、前記データバッファを複数
のＩ／Ｏデータバスが共用する構成において、他のＩ／
Ｏデータバスに一定時間後に強制的に処理を移すように
構成する。
ッファ制御方式に関し、 アダプタ内のマイクロプロセッサにてデータ送出処理を
行なう処理時間を短縮することによりＤＭＡコントロー
ルの処理効率の向上を図ることを目的とし、 中央処理装置の配下にシステムバスを介してメモリ、ア
ダプタ等が接続され、アダプタを介して複数の入出力装
置が接続されるデータ処理システムにおける前記アダプ
タ内のデータバッファのデータ転送を制御するバッファ
制御方式において、前記アダプタ内のＤＭＡコントロー
ラ内に、前記メモリへのデータ転送を強制的に一時中断
させる制御手段と、前記データバッファ内のデータを前
記メモリのバウンダリ条件に合せて補正し、ダミーデー
タをセットした後、前記メモリへ強制的にデータの送出
を行なう指示手段とを備え、前記データバッファを複数
のＩ／Ｏデータバスが共用する構成において、他のＩ／
Ｏデータバスに一定時間後に強制的に処理を移すように
構成する。
〔産業上の利用分野］
本発明は、データ処理システムにおいて中央処理装置に
システムバスを介して接続されるアダプタ内のデータバ
ッファのデータ転送を強制するバッファ制御方式に関し
、特に、アダプタ内において、ＤＭＡコントローラを含
むデータバッファを、複数の人出力データハスにより共
用する場合のデータバッファの切り換え制御１１に有効
なバッファ制御方式に関する。
システムバスを介して接続されるアダプタ内のデータバ
ッファのデータ転送を強制するバッファ制御方式に関し
、特に、アダプタ内において、ＤＭＡコントローラを含
むデータバッファを、複数の人出力データハスにより共
用する場合のデータバッファの切り換え制御１１に有効
なバッファ制御方式に関する。
［従来の技術および発明が解決しようとする課題］第４
図はアダプタを含むデータ処理システム構成図である。
図はアダプタを含むデータ処理システム構成図である。
図に示す如く、中央処理装置（ＣＰｔｌ）の配下にシス
テムバス（ＳＢ）を介してメモリ（ＭＥＭ）、アダプタ
（ＡＤＰ）が接続されアダプタを介して入出力装置（Ｉ
／Ｏ）が接続される。アダプタはＣＰＵと１／Ｏ間のデ
ータ転送、メモリとｌ／Ｏ間のＤＭＡ転送を円滑に行な
うための制御機能を有する。アダプタの内部は、通常、
マイクロプロセッサ（ＭＰＵ）と、内部バス（ｒｎ）を
介して接続されるＤ？ｌＡコントローラ（ＤＭＡ −Ｃ
ＮＴ）と、データを一時格納するデータバッファ（ＤＢ
Ｕ）と、各Ｉ／Ｏに接続される複数のＩ／Ｏ制御部（Ｉ
ｌｏ−ＣＮＴ）により構成される。
テムバス（ＳＢ）を介してメモリ（ＭＥＭ）、アダプタ
（ＡＤＰ）が接続されアダプタを介して入出力装置（Ｉ
／Ｏ）が接続される。アダプタはＣＰＵと１／Ｏ間のデ
ータ転送、メモリとｌ／Ｏ間のＤＭＡ転送を円滑に行な
うための制御機能を有する。アダプタの内部は、通常、
マイクロプロセッサ（ＭＰＵ）と、内部バス（ｒｎ）を
介して接続されるＤ？ｌＡコントローラ（ＤＭＡ −Ｃ
ＮＴ）と、データを一時格納するデータバッファ（ＤＢ
Ｕ）と、各Ｉ／Ｏに接続される複数のＩ／Ｏ制御部（Ｉ
ｌｏ−ＣＮＴ）により構成される。
このような構成において、ＤＭＡコントローラはデータ
バッファの小領域Ａ、Ｂ、Ｃ，Ｄのデータ格納状態を監
視するためレジスタ内にバッファ監視フラグＦＡ 、
ＦＢ 、 ＦＣ、ＦＤを設け、内部バスを介してプロセ
ッサはこれらのフラグの状態を監視する。
バッファの小領域Ａ、Ｂ、Ｃ，Ｄのデータ格納状態を監
視するためレジスタ内にバッファ監視フラグＦＡ 、
ＦＢ 、 ＦＣ、ＦＤを設け、内部バスを介してプロセ
ッサはこれらのフラグの状態を監視する。
通常、データバッファのＡ、Ｂ、Ｃ，Ｄが充足されると
データ転送が行なわれるが、何らかの要因で充足してい
ないときはダミーデータ“０”を入力して見かけ上充足
してデータ転送を行なう。−方、複数のＩ／Ｏデータバ
ス（ＤＢ、〜ＤＢ、、）を時分割で使用する場合に、あ
る１つのＩ／Ｏデータバスが長時間専有するとプロセッ
サからの指令により強制的にバス使用を停止させていた
。また、例えば、メモリバウンダリと合わないために転
送されずデータバッファ内に残ったデータをメモリに転
送する場合には、前述の如（、プロセッサがダミーデー
タをデータバッファ内の空いている領域、例えばＣ，Ｄ
にデータ数をカウントしてセットし、データバッファを
充足して転送する。この場合に、残ったデータが少なけ
ればダミーデータの量が多くなりその分プロセッサの処
理に時間を要することになる。従って、他のＩ／Ｏデー
タバスに処理を移すまで多くの時間を必要とし、複数の
Ｉ／Ｏデータバスを接続するに際して処理の遅延を来す
という問題を生じていた。
データ転送が行なわれるが、何らかの要因で充足してい
ないときはダミーデータ“０”を入力して見かけ上充足
してデータ転送を行なう。−方、複数のＩ／Ｏデータバ
ス（ＤＢ、〜ＤＢ、、）を時分割で使用する場合に、あ
る１つのＩ／Ｏデータバスが長時間専有するとプロセッ
サからの指令により強制的にバス使用を停止させていた
。また、例えば、メモリバウンダリと合わないために転
送されずデータバッファ内に残ったデータをメモリに転
送する場合には、前述の如（、プロセッサがダミーデー
タをデータバッファ内の空いている領域、例えばＣ，Ｄ
にデータ数をカウントしてセットし、データバッファを
充足して転送する。この場合に、残ったデータが少なけ
ればダミーデータの量が多くなりその分プロセッサの処
理に時間を要することになる。従って、他のＩ／Ｏデー
タバスに処理を移すまで多くの時間を必要とし、複数の
Ｉ／Ｏデータバスを接続するに際して処理の遅延を来す
という問題を生じていた。
本発明の目的は、ＤＭＡコントローラ内にデータ転送の
一時停止機能およびデータ強制転送のためのダミー送出
機能を持つことにより、他のＩ／Ｏデータバスに処理を
速やかに移すことを可能とし、データ転送処理の効率化
を図ることにある。
一時停止機能およびデータ強制転送のためのダミー送出
機能を持つことにより、他のＩ／Ｏデータバスに処理を
速やかに移すことを可能とし、データ転送処理の効率化
を図ることにある。
〔課題を解決するための手段および作用〕第１図は本発
明の原理構成図である。図に示すように、本発明によれ
ば、中央処理装置（ＣＰＵ）の配下にシステムバス（Ｓ
Ｂ）を介してメモリ（ＭＥＭ）、アダプタ（ＡＤＰ）等
が接続され、アダプタを介して複数の入出力装置（Ｉｌ
ｏ）が接続されるデータ処理システムにおける前記アダ
プタ内のデータバッファ（ＤＢＵ）のデータ転送を制御
するバッファ制御方式において、前記アダプタ内のＤＭ
Ａコントローラ（ＤＭＡ −ＣＮＴ）に、前記メモリへ
のデータ転送を強制的に一時中断させる制御手段（Ａ）
と、前記データバッファ内のデータを前記メモリのバウ
ンダリ条件に合せて補正し、ダミーデータをセットした
後、前記メモリへ強制的にデータの送出を行なう指示手
段（Ｂ）とを備え、前記データバッファを複数のＩ／Ｏ
データバスが共用する構成において、他のＩ／Ｏデータ
バスに一定時間後に強制的に処理を移すようにしたこと
を特徴とする。
明の原理構成図である。図に示すように、本発明によれ
ば、中央処理装置（ＣＰＵ）の配下にシステムバス（Ｓ
Ｂ）を介してメモリ（ＭＥＭ）、アダプタ（ＡＤＰ）等
が接続され、アダプタを介して複数の入出力装置（Ｉｌ
ｏ）が接続されるデータ処理システムにおける前記アダ
プタ内のデータバッファ（ＤＢＵ）のデータ転送を制御
するバッファ制御方式において、前記アダプタ内のＤＭ
Ａコントローラ（ＤＭＡ −ＣＮＴ）に、前記メモリへ
のデータ転送を強制的に一時中断させる制御手段（Ａ）
と、前記データバッファ内のデータを前記メモリのバウ
ンダリ条件に合せて補正し、ダミーデータをセットした
後、前記メモリへ強制的にデータの送出を行なう指示手
段（Ｂ）とを備え、前記データバッファを複数のＩ／Ｏ
データバスが共用する構成において、他のＩ／Ｏデータ
バスに一定時間後に強制的に処理を移すようにしたこと
を特徴とする。
第２図は本発明に係るバッファ制御を行なうためにＤＭ
Ａコントローラ内に設けられた転送制御回路である。図
に示す如く、転送制御回路Ｔはフリップフロップ回路Ｆ
Ｆ、〜ＦＦ３およびＡＮＤ回路により構成される。
Ａコントローラ内に設けられた転送制御回路である。図
に示す如く、転送制御回路Ｔはフリップフロップ回路Ｆ
Ｆ、〜ＦＦ３およびＡＮＤ回路により構成される。
このような構成において、各フリップフロップへの人出
力信号は次の如き機能を有する。尚、＊印は反転信号で
あることを示す。即ち、＊畦に−ＭＳ−ＳＴＲ，メモリ
にデータ転送中ＢＰ−ＷＲＫ、ＤＭＡコントローラがデ
ータバッファに一連のデータを転送中、 ５ＴＰ−ＢＰ−５ＥＴ−ＰＦ 、データバッファへのダ
ミーをセット ＊ ＩＩＦ−ＦＬ、データバッファの格納状態０Ｆ−Ｓ
ＴＲ−ＦＬＧ、データ転送の起動フラグＢＰ−５ＴＰ−
ＦＬＧ、データ転送の停止指示フラグを示している。尚
、信号ＢＰ−ＷＲＫは停止指示完了後オフとなり、信号
ＢＰ−ＳＴＲ−ＦＬＧは信号ＢＰ−５ＴＰ−ＰＦがオン
の場合は、オフ指示により強制データ取込み起動フラグ
となる。また、５ＥＴ−ＢＰ−ＣＮＴはバ・ソファ・コ
ントロール・レジスタのセットパルスである。
力信号は次の如き機能を有する。尚、＊印は反転信号で
あることを示す。即ち、＊畦に−ＭＳ−ＳＴＲ，メモリ
にデータ転送中ＢＰ−ＷＲＫ、ＤＭＡコントローラがデ
ータバッファに一連のデータを転送中、 ５ＴＰ−ＢＰ−５ＥＴ−ＰＦ 、データバッファへのダ
ミーをセット ＊ ＩＩＦ−ＦＬ、データバッファの格納状態０Ｆ−Ｓ
ＴＲ−ＦＬＧ、データ転送の起動フラグＢＰ−５ＴＰ−
ＦＬＧ、データ転送の停止指示フラグを示している。尚
、信号ＢＰ−ＷＲＫは停止指示完了後オフとなり、信号
ＢＰ−ＳＴＲ−ＦＬＧは信号ＢＰ−５ＴＰ−ＰＦがオン
の場合は、オフ指示により強制データ取込み起動フラグ
となる。また、５ＥＴ−ＢＰ−ＣＮＴはバ・ソファ・コ
ントロール・レジスタのセットパルスである。
ＡＮＤ回路へはＦＦ＋の出力信号＊ ＢＦ−５ＴＲ−Ｆ
ＬＧＳＰＦ！の出力信号ＢＦ−５ＴＰ−ＦＬＧ、 ＦＦ
３の出力信号＊５ＴＰ−１１Ｆ−ＳＦ！Ｔ−ＦＦ等が人
力され、さらにバッファ監視レジスタから信号＊ ＢＦ
−ＰＬが入力される。ＡＮＤ回路はこれらの信号が一致
したときのみダミーデータをセットする起動をＦＦ３に
対して行ない、Ｆ１？３はデータバッファヘダミセット
信号＊ ５ＴＰ−ＢＦ−ＳＥＴ−ＦＦを出力する。
ＬＧＳＰＦ！の出力信号ＢＦ−５ＴＰ−ＦＬＧ、 ＦＦ
３の出力信号＊５ＴＰ−１１Ｆ−ＳＦ！Ｔ−ＦＦ等が人
力され、さらにバッファ監視レジスタから信号＊ ＢＦ
−ＰＬが入力される。ＡＮＤ回路はこれらの信号が一致
したときのみダミーデータをセットする起動をＦＦ３に
対して行ない、Ｆ１？３はデータバッファヘダミセット
信号＊ ５ＴＰ−ＢＦ−ＳＥＴ−ＦＦを出力する。
第３図は本発明に係る信号タイムチャー［・である。
（１）、データ転送の起動
プロセッサはＤＭＡコントローラに対してデータ転送の
スタート指示を行なう。プロセッサから信号５ＥＴ−Ｂ
Ｐ−ＣＮＴＯが発せられ、信号ＢＦ−３ＴＲ−ＦＬＧが
オンとなりデータ転送を開始する。
スタート指示を行なう。プロセッサから信号５ＥＴ−Ｂ
Ｐ−ＣＮＴＯが発せられ、信号ＢＦ−３ＴＲ−ＦＬＧが
オンとなりデータ転送を開始する。
（２）、データ転送の開始
Ｉ／ＯデータバスからのＡデータの転送要求信号（ＲＥ
口）により、ＡバッファおよびＦＡフラグがセットされ
る。そして、転送要求に対する応答信号（ＡＣＫ）を返
送する。これらの動作は、次のＢデータの転送要求に対
しても同様に行なわれる。
口）により、ＡバッファおよびＦＡフラグがセットされ
る。そして、転送要求に対する応答信号（ＡＣＫ）を返
送する。これらの動作は、次のＢデータの転送要求に対
しても同様に行なわれる。
（３）、 データ転送の中断
複数のＩ／Ｏデータバスを１つのＤＭＡコントローラで
行なう関係上、時分割でデータ転送を行なう必要がある
。そのため、プロセッサは、（２）の動作において、一
定時間内にデータ転送が終結しないとき、ＤＭＡコント
ローラに対して転送の中断指示を行なう。この場合、プ
ロセッサから信号５ＥＴ−ＢＰ−ＣＮＴＩが発生し、信
号ＢＰ−ＳＴＰ−ＦＬＧがオンとなる。
行なう関係上、時分割でデータ転送を行なう必要がある
。そのため、プロセッサは、（２）の動作において、一
定時間内にデータ転送が終結しないとき、ＤＭＡコント
ローラに対して転送の中断指示を行なう。この場合、プ
ロセッサから信号５ＥＴ−ＢＰ−ＣＮＴＩが発生し、信
号ＢＰ−ＳＴＰ−ＦＬＧがオンとなる。
（４）、転送中断後のりカバリ−処理
プロセンサはフラグ情報をＤＭＡコントローラから読み
出し、次転送のためのりカバリ−処理を行なう。
出し、次転送のためのりカバリ−処理を行なう。
（５）、 データバッファ内のデータのメモリへの強
制送信指示 プロセッサはりカバリ−処理後バッファ内部データをメ
モリへ転送するため、信号ＢＰ−５ＴＲ−ＦＬＧをオフ
する。
制送信指示 プロセッサはりカバリ−処理後バッファ内部データをメ
モリへ転送するため、信号ＢＰ−５ＴＲ−ＦＬＧをオフ
する。
（６）、 データバッファへのダミーデータセット及
びメモリへのデータ転送 メモリアドレスへのバウンダリ制御を行なう必要がある
ため、信号ＢＰ−５ＴＲ−ＦＬＧがオフで、信号ＢＰ−
５ＴＰ−ＦＬＧがオンの条件と、バッファフルでない条
件とを合せることによって信号５ＴＰ−ＢＰ−５ＥＴ−
１ｉＦがオンし、ダミーのデータ／フラグがセットされ
る。
びメモリへのデータ転送 メモリアドレスへのバウンダリ制御を行なう必要がある
ため、信号ＢＰ−５ＴＲ−ＦＬＧがオフで、信号ＢＰ−
５ＴＰ−ＦＬＧがオンの条件と、バッファフルでない条
件とを合せることによって信号５ＴＰ−ＢＰ−５ＥＴ−
１ｉＦがオンし、ダミーのデータ／フラグがセットされ
る。
尚、繰返し実行後バッファがフルになるとメモリにデー
タが送出され一連の処理を終了する。
タが送出され一連の処理を終了する。
［発明の効果〕
以上説明したように、本発明によればアダプタ内のマイ
クロプロセッサでのデータ送出処理、即ち、データバッ
ファ内のデータのメモリへの強制送信及びデータバッフ
ァへのダミーデータセットとメモリへのデータ転送等の
処理、を行なう時間が大幅に削減され、有効なりＭＡコ
ントロール及びバッファ使用が可能となり、処理効率の
向上した複数Ｉ／Ｏデータ制御アダプタが実現できる。
クロプロセッサでのデータ送出処理、即ち、データバッ
ファ内のデータのメモリへの強制送信及びデータバッフ
ァへのダミーデータセットとメモリへのデータ転送等の
処理、を行なう時間が大幅に削減され、有効なりＭＡコ
ントロール及びバッファ使用が可能となり、処理効率の
向上した複数Ｉ／Ｏデータ制御アダプタが実現できる。
第１図は本発明の原理構成図、
第２図は本発明に係るＤＭＡコントローラの要部構成図
、 第３図は本発明の信号タイミングチャート、および、 第４図はアダプタを含むシステム構成図である。 （符号の説明） ｃｐｕ・・・中央処理装置 ＭＥＭ・・・メモリ ＳＲ・・・システムバス ＡＤＰ・・・アダプタ ＭＰＵ・・・マイクロプロセッサ ＤＭＡ−ＣＮＴ・・・ＤＭＡ コントローラＤＢＵ・・
・データバッファ １８・・・内部バス Ｉｌｏ・・・入出力装置 本発明の原理構成図 第１図
、 第３図は本発明の信号タイミングチャート、および、 第４図はアダプタを含むシステム構成図である。 （符号の説明） ｃｐｕ・・・中央処理装置 ＭＥＭ・・・メモリ ＳＲ・・・システムバス ＡＤＰ・・・アダプタ ＭＰＵ・・・マイクロプロセッサ ＤＭＡ−ＣＮＴ・・・ＤＭＡ コントローラＤＢＵ・・
・データバッファ １８・・・内部バス Ｉｌｏ・・・入出力装置 本発明の原理構成図 第１図
Claims (1)
- 【特許請求の範囲】 １、中央処理装置（ＣＰＵ）の配下にシステムバス（Ｓ
Ｂ）を介してメモリ（ＭＥＭ）、アダプタ（ＡＤＰ）等
が接続され、アダプタを介して複数の入出力装置（Ｉ／
Ｏ）が接続されるデータ処理システムにおける前記アダ
プタ内のデータバッファ（ＤＢＵ）のデータ転送を制御
するバッファ制御方式において、前記アダプタ内のＤＭ
Ａコントローラ（ＤＭＡ−ＣＮＴ）に、前記メモリへの
データ転送を強制的に一時中断させる制御手段（Ａ）と
、 前記データバッファ内のデータを前記メモリのバウンダ
リ条件に合せて補正し、ダミーデータをセットした後、
前記メモリへ強制的にデータの送出を行なう指示手段（
Ｂ）とを備え、 前記データバッファを複数のＩ／Ｏデータバスが共用す
る構成において、他のＩ／Ｏデータバスに一定時間後に
強制的に処理を移すようにしたことを特徴とするバッフ
ァ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4412788A JPH01219942A (ja) | 1988-02-29 | 1988-02-29 | Ｄｍａコントローラ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4412788A JPH01219942A (ja) | 1988-02-29 | 1988-02-29 | Ｄｍａコントローラ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01219942A true JPH01219942A (ja) | 1989-09-01 |
| JPH0474747B2 JPH0474747B2 (ja) | 1992-11-27 |
Family
ID=12682946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4412788A Granted JPH01219942A (ja) | 1988-02-29 | 1988-02-29 | Ｄｍａコントローラ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01219942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
-
1988
- 1988-02-29 JP JP4412788A patent/JPH01219942A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0474747B2 (ja) | 1992-11-27 |
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