JPH01220051A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH01220051A JPH01220051A JP4687088A JP4687088A JPH01220051A JP H01220051 A JPH01220051 A JP H01220051A JP 4687088 A JP4687088 A JP 4687088A JP 4687088 A JP4687088 A JP 4687088A JP H01220051 A JPH01220051 A JP H01220051A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- access
- queue
- devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理に利用する。本発明は複数の入出力装
置を複数の入出力処理装置により制御する情報処理装置
に関する。
置を複数の入出力処理装置により制御する情報処理装置
に関する。
本発明は複数の入出力装置を複数の入出力処理装置によ
り制御する情報処理装置において、中央処理装置からの
入出力命令による入出力装置起動要因を、入出力装置へ
のアクセス可能なアクセス経路が複数の入出力処理装置
に存在するときには複数の入出力装置からアクセス可能
な共通記憶領域に存在する待ち行列に接続し、−台の入
出力処理装置に限定できる場合には入出力処理装置内に
存在する待ち行列に接続することにより、共通領域への
複数の入出力処理装置からのアクセスを抑え、共通領域
へのアクセスに比ベテ人出力処理装置内の待ち行列への
アクセスを高速にできるようにし、システム性能の向上
および効率のよい入出力動作をできるようにしたもので
ある。
り制御する情報処理装置において、中央処理装置からの
入出力命令による入出力装置起動要因を、入出力装置へ
のアクセス可能なアクセス経路が複数の入出力処理装置
に存在するときには複数の入出力装置からアクセス可能
な共通記憶領域に存在する待ち行列に接続し、−台の入
出力処理装置に限定できる場合には入出力処理装置内に
存在する待ち行列に接続することにより、共通領域への
複数の入出力処理装置からのアクセスを抑え、共通領域
へのアクセスに比ベテ人出力処理装置内の待ち行列への
アクセスを高速にできるようにし、システム性能の向上
および効率のよい入出力動作をできるようにしたもので
ある。
従来、この種の情報処理装置は、中央処理装置からの入
出力命令による入出力装置起動要因が生ずると、複数の
入出力処理装置よりアクセス可能な共通領域に存在する
待ち行列に顆次接続され、入出力処理装置が待ち行列よ
り入出力装置起動要因を抜き出し、アクセス経路を選択
した後、入出力動作の実行を開始するよう制御されてい
た。
出力命令による入出力装置起動要因が生ずると、複数の
入出力処理装置よりアクセス可能な共通領域に存在する
待ち行列に顆次接続され、入出力処理装置が待ち行列よ
り入出力装置起動要因を抜き出し、アクセス経路を選択
した後、入出力動作の実行を開始するよう制御されてい
た。
上述した従来の情報処理装置は、入出力装置起動要因が
複数の入出力処理装置よりアクセス可能な共通領域に存
在する待ち行列に接続されるため、複数の入出力処理装
置からのアクセスが集中し、システムの性能を低下させ
るとともに入出力装置からのアクセス経路が一台の入出
力処理装置に限定できる場合でも常に共通領域へのアク
セスが必要となり、入出力動作の処理効率を低下させる
原因となっていた。
複数の入出力処理装置よりアクセス可能な共通領域に存
在する待ち行列に接続されるため、複数の入出力処理装
置からのアクセスが集中し、システムの性能を低下させ
るとともに入出力装置からのアクセス経路が一台の入出
力処理装置に限定できる場合でも常に共通領域へのアク
セスが必要となり、入出力動作の処理効率を低下させる
原因となっていた。
本発明はこのような問題を解決するもので、共通領域へ
の複数の入出力処理装置からのアクセスを抑え、入出力
処理装置内の待ち行列へのアクセスを高速にできるよう
にし、システム性能の向上および効率のよい入出力動作
ができる装置を提供することを目的とする。
の複数の入出力処理装置からのアクセスを抑え、入出力
処理装置内の待ち行列へのアクセスを高速にできるよう
にし、システム性能の向上および効率のよい入出力動作
ができる装置を提供することを目的とする。
本発明は、中央処理装置と、この中央処理装置よりアク
セス可能な複数の入出力処理装置と、この入出力処理装
置にそれぞれ接続された１以上の入出力装置とを備え、
各入出力処理装置にはその配下に接続された入出力装置
のアクセス順を設定する待ち行列手段を含む情報処理装
置において、上記入出力装置のいくつかは複数の入出力
処理装置に対して接続され、この複数の入出力処理装置
に対して接続された入出力装置についての待ち行列が、
上記待ち行列手段とは別に共通の記憶領域に設けられた
ことを特徴とする。
セス可能な複数の入出力処理装置と、この入出力処理装
置にそれぞれ接続された１以上の入出力装置とを備え、
各入出力処理装置にはその配下に接続された入出力装置
のアクセス順を設定する待ち行列手段を含む情報処理装
置において、上記入出力装置のいくつかは複数の入出力
処理装置に対して接続され、この複数の入出力処理装置
に対して接続された入出力装置についての待ち行列が、
上記待ち行列手段とは別に共通の記憶領域に設けられた
ことを特徴とする。
中央処理装置からの入出力命令による入出力装置起動要
因が生じた場合に、入出力装置へのアクセス可能なアク
セス経路が複数の入出力処理装置に存在する場合には複
数の入出力処理装置からアクセス可能な共通領域に存在
する待ち行列に接続し、入出力装置へのアクセス可能な
アクセス経路が一台の入出力処理装置に限定できる場合
には入出力装置内に存在する待ち行列に接続する。
因が生じた場合に、入出力装置へのアクセス可能なアク
セス経路が複数の入出力処理装置に存在する場合には複
数の入出力処理装置からアクセス可能な共通領域に存在
する待ち行列に接続し、入出力装置へのアクセス可能な
アクセス経路が一台の入出力処理装置に限定できる場合
には入出力装置内に存在する待ち行列に接続する。
このようにして、共通領域への複数の入出力処理装置か
らのアクセスを抑制し、共通領域へのアクセスに比べて
入出力処理装置内の待ち行列へのアクセスを高速に行う
ことかでき、システムの性能向上および効率のよい入出
力動作を行うことができる。
らのアクセスを抑制し、共通領域へのアクセスに比べて
入出力処理装置内の待ち行列へのアクセスを高速に行う
ことかでき、システムの性能向上および効率のよい入出
力動作を行うことができる。
次に、本発明実施例を図面に基づいて説明する。
第１図は本発明実施例装置の構成を示すブロック図であ
る。
る。
本発明実施例装置は、中央処理装置０と、この中央処理
装置０よりアクセス可能な複数の入出力処理装置２．３
と、この入出力処理装置２．３にそれぞれ接続された１
以上の入出力装置４．５．６とを備え、入出力処理装置
２．３にはその配下に接続された入出力装置４．５．６
のアクセス順を設定する待ち行列手段１２．１３を含む
。
装置０よりアクセス可能な複数の入出力処理装置２．３
と、この入出力処理装置２．３にそれぞれ接続された１
以上の入出力装置４．５．６とを備え、入出力処理装置
２．３にはその配下に接続された入出力装置４．５．６
のアクセス順を設定する待ち行列手段１２．１３を含む
。
入出力装置のいくつかは複数の入出力処理装置に対して
接続され、この複数の入出力処理装置に対して接続され
た入出力装置についての待ち行列が、上記の待ち行列手
段１２．１３とは別に共通の記憶領域としての主記憶装
置１内に待ち行列手段１１として設けられる。
接続され、この複数の入出力処理装置に対して接続され
た入出力装置についての待ち行列が、上記の待ち行列手
段１２．１３とは別に共通の記憶領域としての主記憶装
置１内に待ち行列手段１１として設けられる。
このように構成された本発明実施例の動作について説明
する。第２図は本発明実施例の動作の流れ図である。
する。第２図は本発明実施例の動作の流れ図である。
中央処理装置０により入出力命令が実行され、入出力装
置４への起動要因が生ずると、入出力装置４よりアクセ
ス可能なアクセス経路が入出力処理装置２に限定できる
か否かが検証され（処理２００）、ここでは入出力装置
４へのアクセス可能なアクセス経路７が入出力処理装置
２に限定できるため入出力装置４の起動要因は入出力処
理装置２内の待ち行列１２へ接続される（処理２０４）
。
置４への起動要因が生ずると、入出力装置４よりアクセ
ス可能なアクセス経路が入出力処理装置２に限定できる
か否かが検証され（処理２００）、ここでは入出力装置
４へのアクセス可能なアクセス経路７が入出力処理装置
２に限定できるため入出力装置４の起動要因は入出力処
理装置２内の待ち行列１２へ接続される（処理２０４）
。
次に、中央処理装置０により入出力命令が実行され、入
出力装置５への起動要因が生ずると、入出力装置５より
アクセス可能なアクセス経路が入出力処理装置２あるい
は入出力処理装置３に限定できるか否かが検証され（処
理２００．２０１）、アクセス可能なアクセス経路が入
出力処理装置３に限定できる場合は、入出力装置５の起
動要因は入出力処理装置３内の待ち行列１３に接続され
（処理２０３）、限定できない場合は入出力装置５への
アクセス可能なアクセス経路はアクセス経路１よびアク
セス経路９であり、−台の入出力処理装置に限定できな
いため、入出力処理装置２および入出力処理装置３より
アクセス可能な主記憶装置１内の待ち行列１１へ入出力
装置５の起動要因が接続される（処理２０２）。
出力装置５への起動要因が生ずると、入出力装置５より
アクセス可能なアクセス経路が入出力処理装置２あるい
は入出力処理装置３に限定できるか否かが検証され（処
理２００．２０１）、アクセス可能なアクセス経路が入
出力処理装置３に限定できる場合は、入出力装置５の起
動要因は入出力処理装置３内の待ち行列１３に接続され
（処理２０３）、限定できない場合は入出力装置５への
アクセス可能なアクセス経路はアクセス経路１よびアク
セス経路９であり、−台の入出力処理装置に限定できな
いため、入出力処理装置２および入出力処理装置３より
アクセス可能な主記憶装置１内の待ち行列１１へ入出力
装置５の起動要因が接続される（処理２０２）。
以後、起動要因が生ずるたびに同様に待ち行列に接続さ
れ、入出力処理装置２は待ち行列１１および１２より、
入出力処理装置３は待ち行列１１および１３より入出力
装置起動要因を順次抜き出し、アクセス経路を選択し、
入出力動作を開始する。
れ、入出力処理装置２は待ち行列１１および１２より、
入出力処理装置３は待ち行列１１および１３より入出力
装置起動要因を順次抜き出し、アクセス経路を選択し、
入出力動作を開始する。
各入出力装置へのアクセス可能なアクセス経路は物理的
にアクセス可能という条件だけでなく論理的にアクセス
可能という条件が含まれてもよい。
にアクセス可能という条件だけでなく論理的にアクセス
可能という条件が含まれてもよい。
以上説明したように本発明によれば、中央処理装置から
の入出力命令による入出力装置起動要因を、入出力装置
へのアクセス可能なアクセス経路が複数の入出力処理装
置に存在する場合には複数入出力装置からアクセス可能
な共通記憶領域に存在する待ち行列に接続し、また、入
出力装置へのアクセス可能なアクセス経路が一台の入出
力処理装置に限定できる場合には入出力処理装置内に存
在する待ち行列に接続するように・制御することにより
、共通領域への複数入出力処理装置からのアクセスを抑
えるとともに、共通領域へのアクセスに比して入出力処
理装置内の待ち行列へのアクセスが高速にでき、システ
ム性能の向上および効率のよい入出力動作を可能にする
効果がある。
の入出力命令による入出力装置起動要因を、入出力装置
へのアクセス可能なアクセス経路が複数の入出力処理装
置に存在する場合には複数入出力装置からアクセス可能
な共通記憶領域に存在する待ち行列に接続し、また、入
出力装置へのアクセス可能なアクセス経路が一台の入出
力処理装置に限定できる場合には入出力処理装置内に存
在する待ち行列に接続するように・制御することにより
、共通領域への複数入出力処理装置からのアクセスを抑
えるとともに、共通領域へのアクセスに比して入出力処
理装置内の待ち行列へのアクセスが高速にでき、システ
ム性能の向上および効率のよい入出力動作を可能にする
効果がある。
第１図は本発明の一実施例の構成を示すブロック図。
第２図は本発明の一実施例の流れ図。
０・・・中央処理装置、１・・・主記憶装置、２．３・
・・入出力処理装置、４．５．６・・・入出力装置、７
．８．９．１０・・・アクセス経路、ＩＬ １２．１３
・・・待ち行列。
・・入出力処理装置、４．５．６・・・入出力装置、７
．８．９．１０・・・アクセス経路、ＩＬ １２．１３
・・・待ち行列。
Claims (1)
- 【特許請求の範囲】 １、中央処理装置（０）と、 この中央処理装置よりアクセス可能な複数の入出力処理
装置（２、３）と、 この入出力処理装置にそれぞれ接続された１以上の入出
力装置（４、５、６）と を備え、 各入出力処理装置にはその配下に接続された入出力装置
のアクセス順を設定する待ち行列手段を含む 情報処理装置において、 上記入出力装置のいくつかは複数の入出力処理装置に対
して接続され、 この複数の入出力処理装置に対して接続された入出力装
置についての待ち行列が、上記待ち行列手段とは別に共
通の記憶領域に設けられた ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4687088A JPH01220051A (ja) | 1988-02-29 | 1988-02-29 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4687088A JPH01220051A (ja) | 1988-02-29 | 1988-02-29 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01220051A true JPH01220051A (ja) | 1989-09-01 |
Family
ID=12759381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4687088A Pending JPH01220051A (ja) | 1988-02-29 | 1988-02-29 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220051A (ja) |
-
1988
- 1988-02-29 JP JP4687088A patent/JPH01220051A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970067231A (ko) | 씨디-롬 드라이브에서의 큐잉 제어방법 | |
| KR970002659A (ko) | 데이타 프로세싱 시스템, 버스간 브리지 및 브리지를 통해 다수의 트랜잭션을 제어하는 방법 | |
| JP2001209549A (ja) | 文脈切換えを実施する装置とその方法 | |
| JPH08235092A (ja) | データ転送制御装置 | |
| JPH02128250A (ja) | 情報処理装置のアクセス制御回路 | |
| JPH05134960A (ja) | ローカルプロセツシング方式 | |
| JP2000227895A (ja) | 画像データ転送装置および画像データ転送方法 | |
| JPS59188749A (ja) | デ−タ転送制御方式 | |
| JPS61134863A (ja) | デ−タ処理装置 | |
| JPH049349B2 (ja) | ||
| JPH02113339A (ja) | 仮想計算機制御方式 | |
| JPS61243559A (ja) | 二重化処理システム | |
| JPH1011351A (ja) | コンピュータシステム | |
| JPS6215638A (ja) | Ｓｖｃル−チンでのプロセス制御方法 | |
| JPS61166670A (ja) | サ−ビスプロセツサバス切り替え方式 | |
| JPH02123453A (ja) | ネットワーク・システムのデータ転送方式 | |
| JPS634363A (ja) | マルチｃｐｕ装置 | |
| JPH11338792A (ja) | ネットワークファイルシステムのデータ転送方法 | |
| JPH039431A (ja) | 割込み処理方式 | |
| JPH04160634A (ja) | メモリ制御装置 | |
| JPH04237347A (ja) | メモリ制御装置 | |
| JPS62140145A (ja) | 仮想計算機システム | |
| JPS6261149A (ja) | 割り込み制御方式 | |
| JPH0895895A (ja) | 情報処理装置におけるシリアルポートｉ／ｏ機器の制御装置 | |
| JPS63217444A (ja) | 多重ポ−トメモリ |