JPH04237347A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH04237347A JPH04237347A JP553391A JP553391A JPH04237347A JP H04237347 A JPH04237347 A JP H04237347A JP 553391 A JP553391 A JP 553391A JP 553391 A JP553391 A JP 553391A JP H04237347 A JPH04237347 A JP H04237347A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- memory access
- bank number
- storage device
- main storage
- Prior art date
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- Pending
Links
- 239000000872 buffer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリ制御装置に関し、
特に複数のバンクを持つ主記憶装置を制御するメモリ制
御装置に関する。
特に複数のバンクを持つ主記憶装置を制御するメモリ制
御装置に関する。
【０００２】
【従来の技術】従来、この種のメモリ制御装置は、バン
クが空いている時は、主記憶装置へのメモリアクセスを
要求する装置間の優先度を取り、最も優先度の高い装置
の要求をバスさせるため、以前パスしたバンク番号とは
無関係のバンク番号をバスさせる構成となっていた。
クが空いている時は、主記憶装置へのメモリアクセスを
要求する装置間の優先度を取り、最も優先度の高い装置
の要求をバスさせるため、以前パスしたバンク番号とは
無関係のバンク番号をバスさせる構成となっていた。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
制御装置は、以前パスしたバンク番号とは無関係のバン
ク番号をバスさせる構成となっているので、主記憶装置
に対するメモリアクセスを要求する装置がバンク番号順
にアクセス要求を出す場合、バンクビジー待ちが増える
という欠点がある。
制御装置は、以前パスしたバンク番号とは無関係のバン
ク番号をバスさせる構成となっているので、主記憶装置
に対するメモリアクセスを要求する装置がバンク番号順
にアクセス要求を出す場合、バンクビジー待ちが増える
という欠点がある。
【０００４】
【課題を解決するための手段】本発明のメモリ制御装置
は、連続する整数のバンク番号を持ち同時にアクセス出
来る複数のバンクを含む主記憶装置を制御するメモリ制
御装置において、複数の装置からの前記主記憶装置への
メモリアクセス要求を要求するバンク番号ごとに保持す
る保持手段と、この保持手段で保持した前記メモリアク
セス要求に対応するバンクが空いているかどうかをチェ
ックするチェック手段と、空いているバンクに対応する
メモリアクセス要求に対してこのメモリアクセス要求前
にパスしたバンク番号の次のバンク番号から順に優先度
を取って前記主記憶装置をアクセスするアクセス手段と
を有している。
は、連続する整数のバンク番号を持ち同時にアクセス出
来る複数のバンクを含む主記憶装置を制御するメモリ制
御装置において、複数の装置からの前記主記憶装置への
メモリアクセス要求を要求するバンク番号ごとに保持す
る保持手段と、この保持手段で保持した前記メモリアク
セス要求に対応するバンクが空いているかどうかをチェ
ックするチェック手段と、空いているバンクに対応する
メモリアクセス要求に対してこのメモリアクセス要求前
にパスしたバンク番号の次のバンク番号から順に優先度
を取って前記主記憶装置をアクセスするアクセス手段と
を有している。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例の適用例を示すブ
ロック図、図２は本適用例の動作の一例を示すタイムチ
ャートである。
ロック図、図２は本適用例の動作の一例を示すタイムチ
ャートである。
【０００７】図１において、本適用例は本発明の一実施
例のメモリ制御装置２と、メモリ制御装置２が制御する
主記憶装置１と、主記憶装置２をアクセスする演算処理
装置３および入出力処理装置４とを備えて構成している
。
例のメモリ制御装置２と、メモリ制御装置２が制御する
主記憶装置１と、主記憶装置２をアクセスする演算処理
装置３および入出力処理装置４とを備えて構成している
。
【０００８】主記憶装置１はバンク１００〜１０３と、
バンク１００〜１０３を制御する共通制御部１０４とを
有して構成している。
バンク１００〜１０３を制御する共通制御部１０４とを
有して構成している。
【０００９】メモリ制御装置２は演算処理装置３と入出
力処理装置４とからのメモリアクセス要求をバンク１０
０〜１０３のバンク番号ごとに選択するバンク選択部２
２０〜２２３と、バンク番号ごとにバッファするバンク
バッファ２１０〜２１３と、バンク番号ごとにバンクビ
ジーかどうかをチェックするバンクビジーチェック回路
２００〜２０３と、最新パスしたバンク番号を保持する
バンク番号レジスタ２４と、＋１加算器２３と、空いて
いるバンクの内最新バスしたバンク番号の次のバンク番
号の順で優先度をとる優先回路２２と、優先回路２２で
最も優先度の高いメモリアクセス要求を主記憶装置１に
送るため保持するメモリアクセスレジスタ２１とを有し
て構成している。
力処理装置４とからのメモリアクセス要求をバンク１０
０〜１０３のバンク番号ごとに選択するバンク選択部２
２０〜２２３と、バンク番号ごとにバッファするバンク
バッファ２１０〜２１３と、バンク番号ごとにバンクビ
ジーかどうかをチェックするバンクビジーチェック回路
２００〜２０３と、最新パスしたバンク番号を保持する
バンク番号レジスタ２４と、＋１加算器２３と、空いて
いるバンクの内最新バスしたバンク番号の次のバンク番
号の順で優先度をとる優先回路２２と、優先回路２２で
最も優先度の高いメモリアクセス要求を主記憶装置１に
送るため保持するメモリアクセスレジスタ２１とを有し
て構成している。
【００１０】次に、本適用例の動作について図１，図２
を併用して説明する。
を併用して説明する。
【００１１】演算処理装置３からのメモリアクセス要求
がバンク１００，１０１，１０２，１０３の順でメモリ
制御装置２をアクセスしたとする。判りやすいように各
アクセス要求をＥ０，Ｅ１，Ｅ２，Ｅ３と称する。
がバンク１００，１０１，１０２，１０３の順でメモリ
制御装置２をアクセスしたとする。判りやすいように各
アクセス要求をＥ０，Ｅ１，Ｅ２，Ｅ３と称する。
【００１２】入出力処理装置４からのメモリアクセス要
求がバンク１０３，１００，１０１，１０２の順でアク
セス要求したとする。各アクセス要求をＩ３，Ｉ０，Ｉ
１，Ｉ２と称する。
求がバンク１０３，１００，１０１，１０２の順でアク
セス要求したとする。各アクセス要求をＩ３，Ｉ０，Ｉ
１，Ｉ２と称する。
【００１３】各メモリアクセス要求はバンク選択部２２
０〜２２３でバンク番号ごとに分けられ、バンクバッフ
ァ２１０〜２１３に格納される。各バンクバッファ２１
０〜２１３にはそれぞれバッファを２個持つ（０と１）
。バッファはＦＩＦＯで取出される。同時の時は入出力
処理装置４が先に入る。各メモリアクセス要求は、次に
バンクビジーチェック２００〜２０３でチェックされ、
空いているバンクへの要求が優先回路２２に入る。 最新パスしたバンク番号がバンク番号レジスタ２４に入
っているので、これに＋１加算器２３で＋１加算した値
のバンク番号を最優先として順にチェックする。最も優
先度の高い要求がパスしてメモリアクセスレジスタ２１
に格納されて、主記憶装置１をアクセスする。
０〜２２３でバンク番号ごとに分けられ、バンクバッフ
ァ２１０〜２１３に格納される。各バンクバッファ２１
０〜２１３にはそれぞれバッファを２個持つ（０と１）
。バッファはＦＩＦＯで取出される。同時の時は入出力
処理装置４が先に入る。各メモリアクセス要求は、次に
バンクビジーチェック２００〜２０３でチェックされ、
空いているバンクへの要求が優先回路２２に入る。 最新パスしたバンク番号がバンク番号レジスタ２４に入
っているので、これに＋１加算器２３で＋１加算した値
のバンク番号を最優先として順にチェックする。最も優
先度の高い要求がパスしてメモリアクセスレジスタ２１
に格納されて、主記憶装置１をアクセスする。
【００１４】このようにメモリ制御装置２が動作するこ
とによって、演算処理装置３及び入出力処理装置４から
のメモリアクセス要求が、バンク番号順（初期値は０で
なくても良い）でさえあれば、図２のタイムチャートに
示す様に、バンクビジー待ちを極端に少なく出来る。 尚、図２のタイムチャートに示す様にメモリ制御装置２
へのアクセス順番とリプライの順番とは異なるので各メ
モリアクセス要求の装置（演算処理装置３と入出力処理
装置４）の中での整列が必要となる。
とによって、演算処理装置３及び入出力処理装置４から
のメモリアクセス要求が、バンク番号順（初期値は０で
なくても良い）でさえあれば、図２のタイムチャートに
示す様に、バンクビジー待ちを極端に少なく出来る。 尚、図２のタイムチャートに示す様にメモリ制御装置２
へのアクセス順番とリプライの順番とは異なるので各メ
モリアクセス要求の装置（演算処理装置３と入出力処理
装置４）の中での整列が必要となる。
【００１５】
【発明の効果】以上説明したように本発明は、複数の装
置からの主記憶装置へのアクセス要求を要求するバンク
番号ごとに保持する保持手段と、この保持手段で保持し
たメモリアクセス要求に対応するバンクが空いているか
どうかをチェックするチェック手段と、空いているバン
クに対応するメモリアクセス要求に対してこのメモリア
クセス要求前にパスしたバンク番号の次のバンク番号か
ら順に優先度を取って主記憶装置をアクセスするアクセ
ス手段とを有することにより、現メモリアクセス要求前
にパスしたバンク番号の次のバンク番号順に優先度を持
たせるので、従来よりバンクビジー待ちを少なくできて
、メモリアクセス性能を改善することができる効果があ
る。
置からの主記憶装置へのアクセス要求を要求するバンク
番号ごとに保持する保持手段と、この保持手段で保持し
たメモリアクセス要求に対応するバンクが空いているか
どうかをチェックするチェック手段と、空いているバン
クに対応するメモリアクセス要求に対してこのメモリア
クセス要求前にパスしたバンク番号の次のバンク番号か
ら順に優先度を取って主記憶装置をアクセスするアクセ
ス手段とを有することにより、現メモリアクセス要求前
にパスしたバンク番号の次のバンク番号順に優先度を持
たせるので、従来よりバンクビジー待ちを少なくできて
、メモリアクセス性能を改善することができる効果があ
る。
【図１】本発明の一実施例の適用例を示すブロック図で
ある。
ある。
【図２】本適用例の動作の一例を示すタイムチャートで
ある。
ある。
１ 主記憶装置
２ メモリ制御装置
３ 演算処理装置
４ 入出力処理装置
１００〜１０３ バンク
１０４ 共通制御部
２１ メモリアクセスレジスタ
２２ 優先回路
２３ ＋１加算器
２４ バンク番号レジスタ
２００〜２０３ バンクビジーチェック回路２１
０〜２１３ バンクバッファ２２０〜２２３
バンク選択部
０〜２１３ バンクバッファ２２０〜２２３
バンク選択部
Claims (1)
- 【請求項１】 連続する整数のバンク番号を持ち同時
にアクセス出来る複数のバンクを含む主記憶装置を制御
するメモリ制御装置において、複数の装置からの前記主
記憶装置へのメモリアクセス要求を要求するバンク番号
ごとに保持する保持手段と、この保持手段で保持した前
記メモリアクセス要求に対応するバンクが空いているか
どうかをチェックするチェック手段と、空いているバン
クに対応するメモリアクセス要求に対してこのメモリア
クセス要求前にパスしたバンク番号の次のバンク番号か
ら順に優先度を取って前記主記憶装置をアクセスするア
クセス手段とを有することを特徴とするメモリ制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP553391A JPH04237347A (ja) | 1991-01-22 | 1991-01-22 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP553391A JPH04237347A (ja) | 1991-01-22 | 1991-01-22 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04237347A true JPH04237347A (ja) | 1992-08-25 |
Family
ID=11613829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP553391A Pending JPH04237347A (ja) | 1991-01-22 | 1991-01-22 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04237347A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010122607A1 (ja) * | 2009-04-24 | 2010-10-28 | 富士通株式会社 | 記憶制御装置及びその制御方法 |
-
1991
- 1991-01-22 JP JP553391A patent/JPH04237347A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010122607A1 (ja) * | 2009-04-24 | 2010-10-28 | 富士通株式会社 | 記憶制御装置及びその制御方法 |
| US8560784B2 (en) | 2009-04-24 | 2013-10-15 | Fujitsu Limited | Memory control device and method |
| JP5382113B2 (ja) * | 2009-04-24 | 2014-01-08 | 富士通株式会社 | 記憶制御装置及びその制御方法 |
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