JPH01220200A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
- Publication number
- JPH01220200A JPH01220200A JP63045005A JP4500588A JPH01220200A JP H01220200 A JPH01220200 A JP H01220200A JP 63045005 A JP63045005 A JP 63045005A JP 4500588 A JP4500588 A JP 4500588A JP H01220200 A JPH01220200 A JP H01220200A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- integrated circuit
- semiconductor memory
- running oscillator
- Prior art date
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ集積回路に関し、特にメモリアレ
イに対し非同期に複数のポートよりアクセスをかける場
合の制御方式を伴った半導体メモリ集積回路に関する。
イに対し非同期に複数のポートよりアクセスをかける場
合の制御方式を伴った半導体メモリ集積回路に関する。
近年、半導体メモリの新しい応用分野としてテレビジョ
ンの送受信やビデオテープレコーダ等で画像処理が行な
われる様になってきた。この様な場合多くは非同期の入
出力データの画像処理となる。従来、この種のデータ処
理は、汎用のメモリＩＣに外部制御回路を付加していた
。
ンの送受信やビデオテープレコーダ等で画像処理が行な
われる様になってきた。この様な場合多くは非同期の入
出力データの画像処理となる。従来、この種のデータ処
理は、汎用のメモリＩＣに外部制御回路を付加していた
。
上述した従来の技術では、複数の集積回路が必要になる
ため装置の規模が大きくなるという欠点がある。
ため装置の規模が大きくなるという欠点がある。
従って本発明は、装置の小型化の要求に伴い、従来のよ
うに外部の付加回路で行うという欠点を解決した半導体
メモリ集積回路を提供するものである。
うに外部の付加回路で行うという欠点を解決した半導体
メモリ集積回路を提供するものである。
本発明の半導体メモリ集積回路は、メモリセルアレイに
対し複数のポートより非同期にアクセスをかける半導体
メモリ集積回路において、内蔵する自走発振器により発
生したメモリセルアレイ動作信号を基準に複数ポートよ
りの非同期アクセスを制御することを備えて構成される
。
対し複数のポートより非同期にアクセスをかける半導体
メモリ集積回路において、内蔵する自走発振器により発
生したメモリセルアレイ動作信号を基準に複数ポートよ
りの非同期アクセスを制御することを備えて構成される
。
まず、本発明の基本構成について説明する。
第１図は本発明の基本構成を示すブロック図である。制
御回路２には複数の入出力ポート１００Ａ〜１００Ｎが
接続され、制御回路２は自走発振器により動作させられ
る。又、自走発振器１の出力は、バッファ回路３を介し
てメモリセルアレイ部４に入力され、メモリを動作させ
る。
御回路２には複数の入出力ポート１００Ａ〜１００Ｎが
接続され、制御回路２は自走発振器により動作させられ
る。又、自走発振器１の出力は、バッファ回路３を介し
てメモリセルアレイ部４に入力され、メモリを動作させ
る。
次に、第２図を用いて入力の場合の具体的な第１の実施
例について述べる。
例について述べる。
入出力ポートからの入力信号ＩＮの状態をＳＲ型ラフリ
ップフロップ２１記憶する。この情報をインバータ１１
Ａ〜ＩＩＢから成る自走発振器１により動作するＤ型フ
リップフロップ２２で判定する。ここで自走発振器１の
発振周波数信号と入力信号ＩＮとは非同期動作をするの
で、Ｄ型フリップフロップ２２の出力は一定時間不安定
状態が発生する。この為、Ｄ型フリップフロップ２２の
出力をＤ型フリップフロップ２３の入力とし、Ｄ型フリ
ップフロップ２３の入力クロックは、自走発振器１の出
力をデイレイライン２４を通した遅延信号として動作さ
せる。このようにする事により不安定状態を回避する事
ができる。Ｄ型フリップフロッ１２３の出力は入力信号
ＩＮを受は付けたと云う信号として使用され、一般には
返送されるのと同時にＳＲ型ラフリップフロップ２１リ
セットにも用いられる。
ップフロップ２１記憶する。この情報をインバータ１１
Ａ〜ＩＩＢから成る自走発振器１により動作するＤ型フ
リップフロップ２２で判定する。ここで自走発振器１の
発振周波数信号と入力信号ＩＮとは非同期動作をするの
で、Ｄ型フリップフロップ２２の出力は一定時間不安定
状態が発生する。この為、Ｄ型フリップフロップ２２の
出力をＤ型フリップフロップ２３の入力とし、Ｄ型フリ
ップフロップ２３の入力クロックは、自走発振器１の出
力をデイレイライン２４を通した遅延信号として動作さ
せる。このようにする事により不安定状態を回避する事
ができる。Ｄ型フリップフロッ１２３の出力は入力信号
ＩＮを受は付けたと云う信号として使用され、一般には
返送されるのと同時にＳＲ型ラフリップフロップ２１リ
セットにも用いられる。
又、デイレイライン２４を介した自走発振器１１の出力
は、バッファ３１を介してメモリセルアレイ部４へ入力
され、メモリセル動作信号として使用される。
は、バッファ３１を介してメモリセルアレイ部４へ入力
され、メモリセル動作信号として使用される。
次に第３図に第２の実施例として３人出力の例を示す。
ここで入力信号ＩＮ１〜３が入出力ポートから入力され
、出力信号０ＵＴ１〜３がそれぞれの選択信号となり入
出力ポートに接続されている。この例では出力信号０Ｕ
Ｔ１〜３の順に選択の優先順位を設定しており、入力信
号ＩＮ１〜３が同時に発生した時は、この順に選択が行
なわれる。
、出力信号０ＵＴ１〜３がそれぞれの選択信号となり入
出力ポートに接続されている。この例では出力信号０Ｕ
Ｔ１〜３の順に選択の優先順位を設定しており、入力信
号ＩＮ１〜３が同時に発生した時は、この順に選択が行
なわれる。
すなわちＳＲ型ラフリップフロップ２１Ａ〜２１ＣＤ型
フリップフロップ２２Ａ〜２２Ｃ−Ｄ型フリップフロッ
プ２３Ａ〜２３Ｃの動作は、それぞれ第２図に示すＳＲ
型ラフリップフロップ２１Ｄ型フリップフロップ２２・
Ｄ型フリップフロップ２３の動作と同様であり、論理積
回路３２は第１図に示すバッファ回路３１の代替として
使用しているものである。またインバータ２４Ａ〜２４
Ｃと反転論理積回路２６と論理積回路３２により入力信
号ＩＮ１〜３が同時に入力してもこの順に選択が行われ
て出力信号０ＵＴ１〜３となる。
フリップフロップ２２Ａ〜２２Ｃ−Ｄ型フリップフロッ
プ２３Ａ〜２３Ｃの動作は、それぞれ第２図に示すＳＲ
型ラフリップフロップ２１Ｄ型フリップフロップ２２・
Ｄ型フリップフロップ２３の動作と同様であり、論理積
回路３２は第１図に示すバッファ回路３１の代替として
使用しているものである。またインバータ２４Ａ〜２４
Ｃと反転論理積回路２６と論理積回路３２により入力信
号ＩＮ１〜３が同時に入力してもこの順に選択が行われ
て出力信号０ＵＴ１〜３となる。
入力信号ＩＮ１〜３の具体的例としては、リフレッシュ
リクエスト、リードリクエスト、ライドリクエスト等が
考えられる。
リクエスト、リードリクエスト、ライドリクエスト等が
考えられる。
以上説明したように、本発明の自走発振器により発生し
たメモリセルアレイ動作信号を用、いて複数のポートか
らアクセスを処理する事により、簡単で安定に動作する
半導体メモリ集積回路を作る事ができるという効果があ
る。
たメモリセルアレイ動作信号を用、いて複数のポートか
らアクセスを処理する事により、簡単で安定に動作する
半導体メモリ集積回路を作る事ができるという効果があ
る。
第１図は本発明の基本構成を示すブロック図、第２図は
本発明の第１の実施例の構成を示す回路図、第３図は本
発明の第２の実施例の構成を示す回路図。 １・・・自走発振器、２・・・制御回路、３・・・バッ
ファ回路、４・・・メモリセルアレイ。
本発明の第１の実施例の構成を示す回路図、第３図は本
発明の第２の実施例の構成を示す回路図。 １・・・自走発振器、２・・・制御回路、３・・・バッ
ファ回路、４・・・メモリセルアレイ。
Claims (1)
- メモリセルアレイに対し複数のポートより非同期にアク
セスをかける半導体メモリ集積回路において、内蔵する
自走発振器により発生したメモリセルアレイ動作信号を
基準に複数ポートよりの非同期アクセスを制御すること
を特徴とする半導体メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045005A JPH0814984B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045005A JPH0814984B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体メモリ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220200A true JPH01220200A (ja) | 1989-09-01 |
| JPH0814984B2 JPH0814984B2 (ja) | 1996-02-14 |
Family
ID=12707267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63045005A Expired - Lifetime JPH0814984B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0814984B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594591A (ja) * | 1982-06-29 | 1984-01-11 | ブライトエンジニアリング株式会社 | 昇降装置 |
-
1988
- 1988-02-26 JP JP63045005A patent/JPH0814984B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594591A (ja) * | 1982-06-29 | 1984-01-11 | ブライトエンジニアリング株式会社 | 昇降装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0814984B2 (ja) | 1996-02-14 |
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