JPH0612863A - デュアルポートｄｒａｍ - Google Patents
デュアルポートｄｒａｍInfo
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- JPH0612863A JPH0612863A JP4169377A JP16937792A JPH0612863A JP H0612863 A JPH0612863 A JP H0612863A JP 4169377 A JP4169377 A JP 4169377A JP 16937792 A JP16937792 A JP 16937792A JP H0612863 A JPH0612863 A JP H0612863A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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Abstract
(57)【要約】
【目的】 ＲＡＭ部とＳＡＭ部を備えるデュアルポート
ＤＲＡＭにおいて、ＲＡＭ部の一部の領域を書き換える
場合に、更新すべきデータのみをＲＡＭ部に転送するこ
とにより部分書き換えを可能とする。 【構成】 複数のレジスタを有し、制御信号に同期して
ＳＡＭ入出力ポートと外部との間でデータをシリアルに
入出力可能なＳＡＭ部と、複数のメモリセルを有し、Ｒ
ＡＭ入出力ポートと外部との間でデータをランダムに入
出力可能なＲＡＭ部と、前記ＳＡＭ部と前記ＲＡＭ部と
の間でデータをパラレル転送する複数のトランスファー
ゲートと、前記ＳＡＭ部から前記トランスファーゲート
を介して前記ＲＡＭ部へデータをパラレル転送する際
に、前記ＳＡＭ部における前記レジスタのうち、前記制
御信号に同期してデータが前記ＳＡＭ入出力ポートから
シリアル入力された前記レジスタにつながる前記トラン
スファーゲートのみを選択的にオンし、オンした前記ト
ランスファーゲートについてのみ部分的パラレル転送を
実行させる、選択手段と、を備えるものとして構成され
る。
ＤＲＡＭにおいて、ＲＡＭ部の一部の領域を書き換える
場合に、更新すべきデータのみをＲＡＭ部に転送するこ
とにより部分書き換えを可能とする。 【構成】 複数のレジスタを有し、制御信号に同期して
ＳＡＭ入出力ポートと外部との間でデータをシリアルに
入出力可能なＳＡＭ部と、複数のメモリセルを有し、Ｒ
ＡＭ入出力ポートと外部との間でデータをランダムに入
出力可能なＲＡＭ部と、前記ＳＡＭ部と前記ＲＡＭ部と
の間でデータをパラレル転送する複数のトランスファー
ゲートと、前記ＳＡＭ部から前記トランスファーゲート
を介して前記ＲＡＭ部へデータをパラレル転送する際
に、前記ＳＡＭ部における前記レジスタのうち、前記制
御信号に同期してデータが前記ＳＡＭ入出力ポートから
シリアル入力された前記レジスタにつながる前記トラン
スファーゲートのみを選択的にオンし、オンした前記ト
ランスファーゲートについてのみ部分的パラレル転送を
実行させる、選択手段と、を備えるものとして構成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、ＲＡＭ（ランダムアク
セスメモリ）部とＳＡＭ（シリアルアクセスメモリ）部
を有するデュアルポートＤＲＡＭに関する。
セスメモリ）部とＳＡＭ（シリアルアクセスメモリ）部
を有するデュアルポートＤＲＡＭに関する。
【０００２】
【従来の技術】図３は、従来のデュアルポートＤＲＡＭ
の概略図である。図３に示すように、データをランダム
に書き込み読み出しするＲＡＭ部１は、トランスファー
ゲート２を介して、ＳＡＭ部３と接続されている。コン
トロール回路７には、コントロール信号ＣＳが入力され
ている。コントロール回路７から、トランスファーゲー
ト２に対しては、転送信号ＴＳが入力される。コントロ
ール回路７からの信号Ｓによって、アドレスＡの加えら
れているアドレスデコーダ７ａから、ＲＡＭ部１には、
アクセスすべき行アドレスを指定するアドレス選択信号
ＡＳＳが与えられる。データバッファ５を介して入力さ
れる外部入力データＥＤは、シリアルアドレスポインタ
４で指定される、ＳＡＭ部３上の領域に書き込まれる。
シリアルアドレスデコーダ６は、アドレスＡＤと外部ク
ロックＳＣとを与えられ、アドレスＡＤをデコードした
シリアルアドレス信号ＳＡＳをシリアルアドレスポイン
タ４に与えると共に、外部クロックＳＣにより外部入力
データＥＤをＳＡＭ部３に取り込む。なお、外部クロッ
クＳＣにより、ＳＡＭ部３のカウンタは、インクリメン
トされる。
の概略図である。図３に示すように、データをランダム
に書き込み読み出しするＲＡＭ部１は、トランスファー
ゲート２を介して、ＳＡＭ部３と接続されている。コン
トロール回路７には、コントロール信号ＣＳが入力され
ている。コントロール回路７から、トランスファーゲー
ト２に対しては、転送信号ＴＳが入力される。コントロ
ール回路７からの信号Ｓによって、アドレスＡの加えら
れているアドレスデコーダ７ａから、ＲＡＭ部１には、
アクセスすべき行アドレスを指定するアドレス選択信号
ＡＳＳが与えられる。データバッファ５を介して入力さ
れる外部入力データＥＤは、シリアルアドレスポインタ
４で指定される、ＳＡＭ部３上の領域に書き込まれる。
シリアルアドレスデコーダ６は、アドレスＡＤと外部ク
ロックＳＣとを与えられ、アドレスＡＤをデコードした
シリアルアドレス信号ＳＡＳをシリアルアドレスポイン
タ４に与えると共に、外部クロックＳＣにより外部入力
データＥＤをＳＡＭ部３に取り込む。なお、外部クロッ
クＳＣにより、ＳＡＭ部３のカウンタは、インクリメン
トされる。
【０００３】以上述べたような構成において、次にその
動作を説明する。
動作を説明する。
【０００４】ＲＡＭ部１に書き込むべき外部入力データ
ＥＤはデータバッファ５に与えられる。この外部入力デ
ータＥＤは、先ず、ＳＡＭ部３に格納される。即ち、ア
ドレスデコーダ６に与えられるアドレスＡＤにより、シ
リアルアドレスポインタ４にシリアルアドレス信号ＳＡ
Ｓがスタートアドレスとして入力される。その後に、外
部クロックＳＣにより、ＳＡＭ部３に外部入力データＥ
Ｄが取り込まれ、ＳＡＭ部３のカウンタがインクリメン
トされる。次に、コントロール信号ＣＳが与えられるア
ドレスデコーダ７からの転送信号ＴＳに基づき、トラン
スファーゲート２が開く。これにより、コントロール回
路７からのアドレス選択信号ＡＳＳで指定されるＲＡＭ
部１上の行アドレスに、ＳＡＭ部３の全データが、パラ
レル転送される。
ＥＤはデータバッファ５に与えられる。この外部入力デ
ータＥＤは、先ず、ＳＡＭ部３に格納される。即ち、ア
ドレスデコーダ６に与えられるアドレスＡＤにより、シ
リアルアドレスポインタ４にシリアルアドレス信号ＳＡ
Ｓがスタートアドレスとして入力される。その後に、外
部クロックＳＣにより、ＳＡＭ部３に外部入力データＥ
Ｄが取り込まれ、ＳＡＭ部３のカウンタがインクリメン
トされる。次に、コントロール信号ＣＳが与えられるア
ドレスデコーダ７からの転送信号ＴＳに基づき、トラン
スファーゲート２が開く。これにより、コントロール回
路７からのアドレス選択信号ＡＳＳで指定されるＲＡＭ
部１上の行アドレスに、ＳＡＭ部３の全データが、パラ
レル転送される。
【０００５】
【発明が解決しようとする課題】従来のデュアルポート
ＤＲＡＭは、以上のように、ＳＡＭ部３の全データをＲ
ＡＭ部１のある行アドレスに一度に転送するように構成
されていた。このため、１つの入出力単位でのデータ転
送はできるものの、部分的な転送はできない。即ち、図
４に示すように、ＲＡＭ部１のある行領域１４中の書換
え領域１３中の領域Ｂのデータだけを書き換えることは
できない。つまり、ＳＡＭ部３の領域Ａのみのデータを
書き換え、ＲＡＭ部１に転送して、書き換えを行なうこ
とができない。敢えてこれを実行すると、ＳＡＭ部３の
領域Ａ以外の領域Ａ１，Ａ２もトランスファーゲート２
を介してＲＡＭ部１の行領域１４に転送されてしまう。
このため、領域Ｂ以外の書換の必要のない領域Ｃ、領域
Ｄのデータが破壊されてしまう。
ＤＲＡＭは、以上のように、ＳＡＭ部３の全データをＲ
ＡＭ部１のある行アドレスに一度に転送するように構成
されていた。このため、１つの入出力単位でのデータ転
送はできるものの、部分的な転送はできない。即ち、図
４に示すように、ＲＡＭ部１のある行領域１４中の書換
え領域１３中の領域Ｂのデータだけを書き換えることは
できない。つまり、ＳＡＭ部３の領域Ａのみのデータを
書き換え、ＲＡＭ部１に転送して、書き換えを行なうこ
とができない。敢えてこれを実行すると、ＳＡＭ部３の
領域Ａ以外の領域Ａ１，Ａ２もトランスファーゲート２
を介してＲＡＭ部１の行領域１４に転送されてしまう。
このため、領域Ｂ以外の書換の必要のない領域Ｃ、領域
Ｄのデータが破壊されてしまう。
【０００６】このため、従来はＲＡＭ部１のある行の一
部の領域を書き換えたい場合でも、ＳＡＭ部３の全領域
Ａ１，Ａ，Ａ２のデータを書き換えた上でＲＡＭ部１に
転送しなければならない。あるいは、ＲＡＭ部１の書き
換え領域を含む行アドレスのデータを一旦ＳＡＭ部３に
転送し、ＳＡＭ部３において必要な領域のみを書き換え
た上でＲＡＭ部１に返送する必要がある。
部の領域を書き換えたい場合でも、ＳＡＭ部３の全領域
Ａ１，Ａ，Ａ２のデータを書き換えた上でＲＡＭ部１に
転送しなければならない。あるいは、ＲＡＭ部１の書き
換え領域を含む行アドレスのデータを一旦ＳＡＭ部３に
転送し、ＳＡＭ部３において必要な領域のみを書き換え
た上でＲＡＭ部１に返送する必要がある。
【０００７】このような不都合を解消するためものとし
て、４セル単位のブロックライト機能や行単位のフラッ
シュライト機能等が知られている。しかし、書き換える
ビットに冗長性がなく、自由な領域選択ができないとい
う問題がある。
て、４セル単位のブロックライト機能や行単位のフラッ
シュライト機能等が知られている。しかし、書き換える
ビットに冗長性がなく、自由な領域選択ができないとい
う問題がある。
【０００８】特に、ＣＲＴ画面を形成するために半導体
記憶装置を用いてマルチウインドウ表示を行なうような
場合、１つの画面を書き換える場合にも、書き換えの必
要のない他の画面の部分もチェックして入力する必要が
でてくる。これによって、データ処理に時間を要し、円
滑で良好な表示の切り替えを実現する上での障害となっ
ている。
記憶装置を用いてマルチウインドウ表示を行なうような
場合、１つの画面を書き換える場合にも、書き換えの必
要のない他の画面の部分もチェックして入力する必要が
でてくる。これによって、データ処理に時間を要し、円
滑で良好な表示の切り替えを実現する上での障害となっ
ている。
【０００９】以上のように、従来の半導体記憶装置は、
ＲＡＭ部の一部の領域の書き換えに当たっても不要な処
理サイクルを実行する必要があった。このため、ＲＡＭ
部の１行全部の書き換えに比べて、部分書き換えは、時
間を要し周辺回路も複雑になるという問題点があった。
ＲＡＭ部の一部の領域の書き換えに当たっても不要な処
理サイクルを実行する必要があった。このため、ＲＡＭ
部の１行全部の書き換えに比べて、部分書き換えは、時
間を要し周辺回路も複雑になるという問題点があった。
【００１０】本発明は上記に鑑みてなされたもので、そ
の目的は、ＲＡＭ部とＳＡＭ部を備えるデュアルポート
メモリにおいて、ＳＡＭ部からのデータによってＲＡＭ
部の一部の領域を書き換える場合に、更新すべきデータ
のみをＳＡＭ部からＲＡＭ部に転送することにより部分
的な書き換えを可能としたデュアルポートＤＲＡＭを得
ることにある。
の目的は、ＲＡＭ部とＳＡＭ部を備えるデュアルポート
メモリにおいて、ＳＡＭ部からのデータによってＲＡＭ
部の一部の領域を書き換える場合に、更新すべきデータ
のみをＳＡＭ部からＲＡＭ部に転送することにより部分
的な書き換えを可能としたデュアルポートＤＲＡＭを得
ることにある。
【００１１】
【課題を解決するための手段】本発明のデュアルポート
ＤＲＡＭは、複数のレジスタを有し、制御信号に同期し
てＳＡＭ入出力ポートと外部との間でデータをシリアル
に入出力可能なＳＡＭ部と、複数のメモリセルを有し、
ＲＡＭ入出力ポートと外部との間でデータをランダムに
入出力可能なＲＡＭ部と、前記ＳＡＭ部と前記ＲＡＭ部
との間でデータをパラレル転送する複数のトランスファ
ーゲートと、前記ＳＡＭ部から前記トランスファーゲー
トを介して前記ＲＡＭ部へデータをパラレル転送する際
に、前記ＳＡＭ部における前記レジスタのうち、前記制
御信号に同期してデータが前記ＳＡＭ入出力ポートから
シリアル入力された前記レジスタにつながる前記トラン
スファーゲートのみを選択的にオンし、オンした前記ト
ランスファーゲートについてのみ部分的パラレル転送を
実行させる、選択手段と、を備えるものとして構成され
る。
ＤＲＡＭは、複数のレジスタを有し、制御信号に同期し
てＳＡＭ入出力ポートと外部との間でデータをシリアル
に入出力可能なＳＡＭ部と、複数のメモリセルを有し、
ＲＡＭ入出力ポートと外部との間でデータをランダムに
入出力可能なＲＡＭ部と、前記ＳＡＭ部と前記ＲＡＭ部
との間でデータをパラレル転送する複数のトランスファ
ーゲートと、前記ＳＡＭ部から前記トランスファーゲー
トを介して前記ＲＡＭ部へデータをパラレル転送する際
に、前記ＳＡＭ部における前記レジスタのうち、前記制
御信号に同期してデータが前記ＳＡＭ入出力ポートから
シリアル入力された前記レジスタにつながる前記トラン
スファーゲートのみを選択的にオンし、オンした前記ト
ランスファーゲートについてのみ部分的パラレル転送を
実行させる、選択手段と、を備えるものとして構成され
る。
【００１２】
【作用】ＳＡＭ部中のデータをＲＡＭ部にパラレル転送
して、ＲＡＭ部のデータを書き換える。このとき、選択
手段によって、ＳＡＭ部のデータを選択的にパラレル転
送して、ＲＡＭ部を部分的に書き換えることもできる。
即ち、選択手段は、ＳＡＭ部とＲＡＭ部との間の複数の
トランスファーゲートのうち、制御信号に同期してデー
タがシリアル入力されたＳＡＭ部レジスタにつながるト
ランスファーゲートのみを選択的にオンする。これによ
り、ＳＡＭ部からＲＡＭ部へデータが選択的にパラレル
転送され、ＲＡＭ部のデータが部分的に書き換えられ
る。
して、ＲＡＭ部のデータを書き換える。このとき、選択
手段によって、ＳＡＭ部のデータを選択的にパラレル転
送して、ＲＡＭ部を部分的に書き換えることもできる。
即ち、選択手段は、ＳＡＭ部とＲＡＭ部との間の複数の
トランスファーゲートのうち、制御信号に同期してデー
タがシリアル入力されたＳＡＭ部レジスタにつながるト
ランスファーゲートのみを選択的にオンする。これによ
り、ＳＡＭ部からＲＡＭ部へデータが選択的にパラレル
転送され、ＲＡＭ部のデータが部分的に書き換えられ
る。
【００１３】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１４】図１は、本発明の一実施例の概略図であ
る。図１において、図３と同等の部分には同一の符号を
付している。図１に示すように、選択回路８が、トラン
スファーゲート２とＳＡＭ部３との間に設けられてい
る。選択回路８は、シリアルアドレスポインタ４から指
定されたデータ領域のみのデータを、ＳＡＭ部３から、
トランスファーゲート２を通じて、ＲＡＭ部１に転送す
る。
る。図１において、図３と同等の部分には同一の符号を
付している。図１に示すように、選択回路８が、トラン
スファーゲート２とＳＡＭ部３との間に設けられてい
る。選択回路８は、シリアルアドレスポインタ４から指
定されたデータ領域のみのデータを、ＳＡＭ部３から、
トランスファーゲート２を通じて、ＲＡＭ部１に転送す
る。
【００１５】図２は、図１の選択回路８の１ビット分の
構成を示すブロック図である。図２に示すように、アド
レスデコーダ７からの転送信号ＴＳは、選択回路８のノ
ア回路１６を通じてトランスファーゲート２に与えられ
る。ノア回路１６の他方の入力端にはフリップフロップ
回路１５の出力が与えられる。フリップフロップ回路１
５は、シリアルアドレスポインタ４からのシリアルアド
レス信号ＳＡＳを記憶するものである。なお、ＳＡＭ部
３の出力は、トランスファーゲート２を介して、ＲＡＭ
部１に与えられる。
構成を示すブロック図である。図２に示すように、アド
レスデコーダ７からの転送信号ＴＳは、選択回路８のノ
ア回路１６を通じてトランスファーゲート２に与えられ
る。ノア回路１６の他方の入力端にはフリップフロップ
回路１５の出力が与えられる。フリップフロップ回路１
５は、シリアルアドレスポインタ４からのシリアルアド
レス信号ＳＡＳを記憶するものである。なお、ＳＡＭ部
３の出力は、トランスファーゲート２を介して、ＲＡＭ
部１に与えられる。
【００１６】以上のような構成において、次にその動作
を説明する。
を説明する。
【００１７】今、転送信号ＴＳがハイレベルの場合、ノ
ア回路１６の出力はロウレベルである。これにより、ト
ランスファーゲート２は非導通である。
ア回路１６の出力はロウレベルである。これにより、ト
ランスファーゲート２は非導通である。
【００１８】次に、転送信号ＴＳがロウレベルになった
場合について述べる。この場合においては、フリップフ
ロップ回路１５の出力がハイレベルであれば、ノア回路
１６の出力はロウレベルのままであり、トランスファー
ゲート２は非導通を続ける。フリップフロップ回路１５
の出力がロウレベルであれば、ノア回路１６の出力はハ
イレベルとなり、トランスファーゲート２は導通し、Ｓ
ＡＭ部３のデータはＲＡＭ部１に転送する。
場合について述べる。この場合においては、フリップフ
ロップ回路１５の出力がハイレベルであれば、ノア回路
１６の出力はロウレベルのままであり、トランスファー
ゲート２は非導通を続ける。フリップフロップ回路１５
の出力がロウレベルであれば、ノア回路１６の出力はハ
イレベルとなり、トランスファーゲート２は導通し、Ｓ
ＡＭ部３のデータはＲＡＭ部１に転送する。
【００１９】さて、図１において、図２のフリップフロ
ップ回路１５は、ＳＡＭ部３の各ビットごとに対応して
設けられている。そして、このフリップフロップ回路１
５は、外部入力データＥＤを、外部クロックＳＣに基づ
いて、ＳＡＭ部３に格納する場合は次のように動作す
る。つまり、シリアルアドレス信号ＳＡＳが立った場合
に、このビット領域のデータが書き換えられたものとし
て、セットされ、ロウレベル信号をノア回路１６に送出
する。つまり、選択回路８においては、ＳＡＭ部３の部
分領域のデータが書き換えられた場合に、対応するビッ
トのフリップフロップ回路１５がセットされることにな
る。したがって、ＳＡＭ部３の中でデータの取り込みが
行なわれなかったビットに対応する選択回路８のフリッ
プフロップ回路１５は、リセットされたままとなる。
ップ回路１５は、ＳＡＭ部３の各ビットごとに対応して
設けられている。そして、このフリップフロップ回路１
５は、外部入力データＥＤを、外部クロックＳＣに基づ
いて、ＳＡＭ部３に格納する場合は次のように動作す
る。つまり、シリアルアドレス信号ＳＡＳが立った場合
に、このビット領域のデータが書き換えられたものとし
て、セットされ、ロウレベル信号をノア回路１６に送出
する。つまり、選択回路８においては、ＳＡＭ部３の部
分領域のデータが書き換えられた場合に、対応するビッ
トのフリップフロップ回路１５がセットされることにな
る。したがって、ＳＡＭ部３の中でデータの取り込みが
行なわれなかったビットに対応する選択回路８のフリッ
プフロップ回路１５は、リセットされたままとなる。
【００２０】しかる後に、アドレスデコーダ７から転送
信号ＴＳが入力されると、セットされているフリップフ
ロップ回路１５に対応するビットのみのトランスファー
ゲート２に、導通を指示する信号が伝達される。これに
より、ＳＡＭ部３における対応する領域のデータのみ
が、ＲＡＭ部１に転送され、書き換えられる。
信号ＴＳが入力されると、セットされているフリップフ
ロップ回路１５に対応するビットのみのトランスファー
ゲート２に、導通を指示する信号が伝達される。これに
より、ＳＡＭ部３における対応する領域のデータのみ
が、ＲＡＭ部１に転送され、書き換えられる。
【００２１】なお、上記の実施例では、ＳＡＭ部３の書
き換え領域の判定を、選択回路８に設けたフリップフロ
ップ回路１５の状態で行なう構成を例示した。しかし、
シリアルアドレスポインタ４に、データ書き換えのあっ
たビットにフラッグを立てておき、このフラッグの状態
でトランスファーゲート２を制御するようにしても同様
の効果を得ることができる。
き換え領域の判定を、選択回路８に設けたフリップフロ
ップ回路１５の状態で行なう構成を例示した。しかし、
シリアルアドレスポインタ４に、データ書き換えのあっ
たビットにフラッグを立てておき、このフラッグの状態
でトランスファーゲート２を制御するようにしても同様
の効果を得ることができる。
【００２２】また、上記実施例におけるフリップフロッ
プ回路１５のリセットは、次のＳＡＭ部３へのデータの
書き込みで行なってもよく、また、転送信号ＴＳによる
データの転送終了後に転送信号ＴＳそのものを用いてリ
セットしてもよく、さらに、他の手段からリセット信号
を送って行なうようにし、その後にＳＡＭ部３に対する
次のシリアル信号入力を待つようにしてもよい。
プ回路１５のリセットは、次のＳＡＭ部３へのデータの
書き込みで行なってもよく、また、転送信号ＴＳによる
データの転送終了後に転送信号ＴＳそのものを用いてリ
セットしてもよく、さらに、他の手段からリセット信号
を送って行なうようにし、その後にＳＡＭ部３に対する
次のシリアル信号入力を待つようにしてもよい。
【００２３】一方、部分ライト転送と全面ライト転送と
の切り替えは、ＲＡＳ信号が出されていない状態でのコ
ントロール信号の状態によって行なうようにすることが
できる。例えば、現在のライト転送においてＲＡＳ信号
に続くＣＡＳ信号を強制的に抑止することによって切り
替えても良い。
の切り替えは、ＲＡＳ信号が出されていない状態でのコ
ントロール信号の状態によって行なうようにすることが
できる。例えば、現在のライト転送においてＲＡＳ信号
に続くＣＡＳ信号を強制的に抑止することによって切り
替えても良い。
【００２４】なお、上記実施例では、フリップフロップ
回路１５として、セットリセットタイプのフリップフロ
ップを用いた構成を例示した。しかし外部クロックＳＣ
によってデータのセットが可能な、Ｄ型フリップフロッ
プを用いた構成としても、同様の効果を得ることができ
る。いずれにしても、ＳＡＭ部３のデータの書き込みが
行なわれた領域を記憶しておき、トランスファーゲート
２に与えられる転送信号ＴＳを制御できる構成であれ
ば、周知の構成が適用可能である。
回路１５として、セットリセットタイプのフリップフロ
ップを用いた構成を例示した。しかし外部クロックＳＣ
によってデータのセットが可能な、Ｄ型フリップフロッ
プを用いた構成としても、同様の効果を得ることができ
る。いずれにしても、ＳＡＭ部３のデータの書き込みが
行なわれた領域を記憶しておき、トランスファーゲート
２に与えられる転送信号ＴＳを制御できる構成であれ
ば、周知の構成が適用可能である。
【００２５】以上のように、本発明の実施例によればＳ
ＡＭ部３の中の書き換えを行なったデータのみをＲＡＭ
部１に選択的に転送することができる。このため、部分
書き換えのための余分なサイクルが不要となり高速での
ＲＡＭ部１のデータの書き換えが可能である。また、従
来のようにデータの書き換えの単位が固定ではないの
で、自由度が高く、スタートアドレスも選択できる。こ
のため、必要なデータのみを自由に書き換えられる。こ
のため、ＲＡＭ部１に比べてサイクルが高速なＳＡＭ部
３を十分に機能させることができ、高速アクセスが可能
となる。更に、表示用のメモリに適用した場合も、画面
上の書き換えの必要な領域のみのデータを検索して書き
換えればよい。このため、表示装置のソフトウエア的な
構成が簡単になり、良好で応答性に優れた表示機能を実
現することができる。
ＡＭ部３の中の書き換えを行なったデータのみをＲＡＭ
部１に選択的に転送することができる。このため、部分
書き換えのための余分なサイクルが不要となり高速での
ＲＡＭ部１のデータの書き換えが可能である。また、従
来のようにデータの書き換えの単位が固定ではないの
で、自由度が高く、スタートアドレスも選択できる。こ
のため、必要なデータのみを自由に書き換えられる。こ
のため、ＲＡＭ部１に比べてサイクルが高速なＳＡＭ部
３を十分に機能させることができ、高速アクセスが可能
となる。更に、表示用のメモリに適用した場合も、画面
上の書き換えの必要な領域のみのデータを検索して書き
換えればよい。このため、表示装置のソフトウエア的な
構成が簡単になり、良好で応答性に優れた表示機能を実
現することができる。
【００２６】
【発明の効果】以上述べたように、本発明によれば、Ｒ
ＡＭ部とＳＡＭ部を備えたデュアルポートＤＲＡＭにお
いて、ＲＡＭ部の一部のデータのみを高速で書き換える
ことができ、これによりデータの書き換え動作に伴う余
分のサイクルが不要で、構成が簡単な、高速アクセス可
能なデュアルポートＤＲＡＭを得ることができる。
ＡＭ部とＳＡＭ部を備えたデュアルポートＤＲＡＭにお
いて、ＲＡＭ部の一部のデータのみを高速で書き換える
ことができ、これによりデータの書き換え動作に伴う余
分のサイクルが不要で、構成が簡単な、高速アクセス可
能なデュアルポートＤＲＡＭを得ることができる。
【図１】本発明の一実施例の概略図である。
【図２】図１の選択回路のブロック図である。
【図３】従来の半導体記憶装置の概略図である。
【図４】図３の構成における部分書き換えのためのデー
タ転送の説明図である。
タ転送の説明図である。
１ ＲＡＭ部 ２ トランスファーゲート ３ ＳＡＭ部 ４ シリアルアドレスポインタ ５ データバッファ ６ シリアルアドレスデコーダ ７ アドレスデコーダ ８ 選択回路 ９ インバータ １０ ノア回路 １１ ノア回路 １２ アンド回路 １３ 書換え領域 １５ フリップフロップ回路 １６ ノア回路
Claims (4)
- 【請求項１】複数のレジスタを有し、制御信号に同期し
てＳＡＭ入出力ポートと外部との間でデータをシリアル
に入出力可能なＳＡＭ部と、 複数のメモリセルを有し、ＲＡＭ入出力ポートと外部と
の間でデータをランダムに入出力可能なＲＡＭ部と、 前記ＳＡＭ部と前記ＲＡＭ部との間でデータをパラレル
転送する複数のトランスファーゲートと、 前記ＳＡＭ部から前記トランスファーゲートを介して前
記ＲＡＭ部へデータをパラレル転送する際に、前記ＳＡ
Ｍ部における前記レジスタのうち、前記制御信号に同期
してデータが前記ＳＡＭ入出力ポートからシリアル入力
された前記レジスタにつながる前記トランスファーゲー
トのみを選択的にオンし、オンした前記トランスファー
ゲートについてのみ部分的パラレル転送を実行させる、
選択手段と、 を備えることを特徴とするデュアルポートＤＲＡＭ。 - 【請求項２】前記選択手段は、シリアルアドレスポイン
タからの指示に基づいて、前記複数のトランスファーゲ
ートの任意のものを選択的にオンして前記部分的パラレ
ル選択を実行させるものである、請求項１記載のデュア
ルポートＤＲＡＭ。 - 【請求項３】前記選択手段は、複数のフリップフロップ
を有し、前記シリアルアドレスポインタからの指示に基
づいて前記各フリップフロップをセット／リセットし、
前記各フリップフロップからの出力に基づいて、前記複
数のトランスファーゲートの任意のものを選択的にオン
して前記部分的パラレル選択を実行させるものである、
請求項２記載のデュアルポートＤＲＡＭ。 - 【請求項４】前記制御信号は外部クロック信号である、
請求項１又は２記載のデュアルポートＤＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169377A JPH0612863A (ja) | 1992-06-26 | 1992-06-26 | デュアルポートｄｒａｍ |
| US08/081,175 US5406527A (en) | 1992-06-26 | 1993-06-25 | Partial write transferable multiport memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169377A JPH0612863A (ja) | 1992-06-26 | 1992-06-26 | デュアルポートｄｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612863A true JPH0612863A (ja) | 1994-01-21 |
Family
ID=15885469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169377A Pending JPH0612863A (ja) | 1992-06-26 | 1992-06-26 | デュアルポートｄｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5406527A (ja) |
| JP (1) | JPH0612863A (ja) |
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- 1992-06-26 JP JP4169377A patent/JPH0612863A/ja active Pending
-
1993
- 1993-06-25 US US08/081,175 patent/US5406527A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5406527A (en) | 1995-04-11 |
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