JPH01222617A - デジタルリレー装置 - Google Patents
デジタルリレー装置Info
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- JPH01222617A JPH01222617A JP63046394A JP4639488A JPH01222617A JP H01222617 A JPH01222617 A JP H01222617A JP 63046394 A JP63046394 A JP 63046394A JP 4639488 A JP4639488 A JP 4639488A JP H01222617 A JPH01222617 A JP H01222617A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電力系統における事故を検出した時、必要
に応じて遮断指令を出力するデジタルリレー装置に関す
るものである。
に応じて遮断指令を出力するデジタルリレー装置に関す
るものである。
第５図、第６図は例えば「電気協同研究」第４１巻第４
号Ｐ３４およびＰＩ３（電気協同研究会昭和６１年１月
２１日発行）に示された従来のデジタルリレー装置のハ
ードウェアの構成図およびリレー処理のタイムチャート
図であシ、第５図において、１は電力系統から電流、電
圧を入力する入力変換器、２はこの入力変換器１により
入力された電流、電圧のアナログ信号をフィルタ、サン
プリングホルダおよびマルチプレクサを介してアナログ
／デジタル変換器に供給してデジタル信号に変換するだ
めのアナログ／デジタル変換部（以下、Ａ／Ｄ変換部と
いう）、３はこのＡ／Ｄ変換部２により変換されたデー
タを使い、メインリレー処理とフェイルセーフリレー処
理を行うマイクロプロセッサ、４はこのマイクロプロセ
ッサ３のメインリレー処理の判定出力を出力するメイン
リレー用出力インターフェース回路、５は上記マイクロ
プロセッサ３の７エイルセーフリレー処理の判定結果を
出力するフェイルセーフリレー用出力インターフェース
回路、６は上記メインリレー用出力インターフェース回
路４とフェイルセーフリレー用出力インターフェース回
路５とのアンドを取シデジタルリレー装置の外部に出力
を出す出力回路である。
号Ｐ３４およびＰＩ３（電気協同研究会昭和６１年１月
２１日発行）に示された従来のデジタルリレー装置のハ
ードウェアの構成図およびリレー処理のタイムチャート
図であシ、第５図において、１は電力系統から電流、電
圧を入力する入力変換器、２はこの入力変換器１により
入力された電流、電圧のアナログ信号をフィルタ、サン
プリングホルダおよびマルチプレクサを介してアナログ
／デジタル変換器に供給してデジタル信号に変換するだ
めのアナログ／デジタル変換部（以下、Ａ／Ｄ変換部と
いう）、３はこのＡ／Ｄ変換部２により変換されたデー
タを使い、メインリレー処理とフェイルセーフリレー処
理を行うマイクロプロセッサ、４はこのマイクロプロセ
ッサ３のメインリレー処理の判定出力を出力するメイン
リレー用出力インターフェース回路、５は上記マイクロ
プロセッサ３の７エイルセーフリレー処理の判定結果を
出力するフェイルセーフリレー用出力インターフェース
回路、６は上記メインリレー用出力インターフェース回
路４とフェイルセーフリレー用出力インターフェース回
路５とのアンドを取シデジタルリレー装置の外部に出力
を出す出力回路である。
次に動作について説明する。入力変換器１によりデジタ
ルリレー装置内部に取り込まれた電力系統の電流、電圧
は、Ａ／Ｄ変換部２を経てデジタル信号に変換される。
ルリレー装置内部に取り込まれた電力系統の電流、電圧
は、Ａ／Ｄ変換部２を経てデジタル信号に変換される。
マイクロプロセッサ３は割込信号が入った後、上記デジ
タル信号を読み取シ、メインリレー処理およびフェイル
セーフリレー処理を行う。電力系統において事故が発生
している場合、マイクロプロセッサ３からメインリレー
用出力インターフェース回路４、フェイルセーフリレー
用出力インターフェース回路５の各々に出力信号が出力
される。メインリレーおよびフェイルセーフリレーが共
に電力系統の事故を検出している場合、出力回路６によ
シデジタルリレー装置の外部に遮断指令が出力される。
タル信号を読み取シ、メインリレー処理およびフェイル
セーフリレー処理を行う。電力系統において事故が発生
している場合、マイクロプロセッサ３からメインリレー
用出力インターフェース回路４、フェイルセーフリレー
用出力インターフェース回路５の各々に出力信号が出力
される。メインリレーおよびフェイルセーフリレーが共
に電力系統の事故を検出している場合、出力回路６によ
シデジタルリレー装置の外部に遮断指令が出力される。
次に第６図に基づいてマイクロプロセッサ３で処理され
る前記リレー処理のタイムチャートについて説明する。
る前記リレー処理のタイムチャートについて説明する。
この例では１１時点での動作について説明する。電力系
統の電流、電圧はサンプリングタイミングでＡ／Ｄ変換
された後、ＣＰＵ割込がマイクロプロセッサ３に入シデ
ータが読み込まれる。次いで、データ入力が処理され、
１１時点のデータとしてメモリに記憶され、このデータ
や前回のサンプリングタイミング時にメモリに記憶され
たｔｏ時点における電流、電圧データ等、−連のデータ
を使いリレー人相が処理される。その後、リレーＢ相の
処理が実施され、これら一連の演算結果をメモリに記憶
すると共にこの記憶された結果や前回に記憶された結果
等との照合やシーケンス処理が実行され、今のタイミン
グで判定出力すべきか否か判断される。例えば２回の照
合で出力する方式の場合、出力タイミングは、ｔＱ時点
にてリレー動作（トリップ指令を出すべき）と判定され
、続いて１１時点でもリレー動作と判定された場合１１
時点で判定出力と判断される。こうして全ての処理を終
了し、やがて次の１２時点が到来し、同様の処理が繰シ
返される。このように１台のマイクロプロセラ？３によ
ってメインリレー用トフエイルセーフリレー用トのＩＪ
Ｌ’−処理機能を果たすことができる。また、マイクロ
プロセッサ３は１つのサンプリング間隔の中で常時監視
処理を行っている。すなわち、例えばメモリ監視のサム
チエツクではプログラムメモリであるリードオンリメモ
リの記憶内容を全て加算しその加算結果が所定値と一致
するか否かを検定することによりブログラムメモリに不
良がないかを監視している。
統の電流、電圧はサンプリングタイミングでＡ／Ｄ変換
された後、ＣＰＵ割込がマイクロプロセッサ３に入シデ
ータが読み込まれる。次いで、データ入力が処理され、
１１時点のデータとしてメモリに記憶され、このデータ
や前回のサンプリングタイミング時にメモリに記憶され
たｔｏ時点における電流、電圧データ等、−連のデータ
を使いリレー人相が処理される。その後、リレーＢ相の
処理が実施され、これら一連の演算結果をメモリに記憶
すると共にこの記憶された結果や前回に記憶された結果
等との照合やシーケンス処理が実行され、今のタイミン
グで判定出力すべきか否か判断される。例えば２回の照
合で出力する方式の場合、出力タイミングは、ｔＱ時点
にてリレー動作（トリップ指令を出すべき）と判定され
、続いて１１時点でもリレー動作と判定された場合１１
時点で判定出力と判断される。こうして全ての処理を終
了し、やがて次の１２時点が到来し、同様の処理が繰シ
返される。このように１台のマイクロプロセラ？３によ
ってメインリレー用トフエイルセーフリレー用トのＩＪ
Ｌ’−処理機能を果たすことができる。また、マイクロ
プロセッサ３は１つのサンプリング間隔の中で常時監視
処理を行っている。すなわち、例えばメモリ監視のサム
チエツクではプログラムメモリであるリードオンリメモ
リの記憶内容を全て加算しその加算結果が所定値と一致
するか否かを検定することによりブログラムメモリに不
良がないかを監視している。
従来のデジタルリレー装置は以上のように構成されてい
るので、電力系統の事故を高速度に検出し系統を遮断す
るためには、サンプリング間隔を短かぐする必要がある
が、１台のマイクロプロセッサでメインリレー処理とフ
ェイルセーフリレー処理とを行っているため、マイクロ
プロセッサの処理能力等によってサンプリング間隔を短
がくするには限度があった。また、ハードウレアおよび
ソフトウェアの不良による不要応動を防ぐためにはマイ
クロプロセッサ自体が自己チエツクしているものの、完
全に不良を検出できないという問題点があった。
るので、電力系統の事故を高速度に検出し系統を遮断す
るためには、サンプリング間隔を短かぐする必要がある
が、１台のマイクロプロセッサでメインリレー処理とフ
ェイルセーフリレー処理とを行っているため、マイクロ
プロセッサの処理能力等によってサンプリング間隔を短
がくするには限度があった。また、ハードウレアおよび
ソフトウェアの不良による不要応動を防ぐためにはマイ
クロプロセッサ自体が自己チエツクしているものの、完
全に不良を検出できないという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、電力系統に事故が発生した場合、事故を高速
度に検出し系統を遮断すると共にマイクロプロセッサの
信頼度が向上するようにしたデジタルリレー装置を得る
ことを目的とする。
たもので、電力系統に事故が発生した場合、事故を高速
度に検出し系統を遮断すると共にマイクロプロセッサの
信頼度が向上するようにしたデジタルリレー装置を得る
ことを目的とする。
この発明に係るデジタルリレー装置は、２台のマイクロ
プロセッサを備えこれらにデータを取り込むためのサン
プリングタイミングをずらすと共に、データや演算結果
を記憶すシメモリを共有することによ多構成したもので
ある。
プロセッサを備えこれらにデータを取り込むためのサン
プリングタイミングをずらすと共に、データや演算結果
を記憶すシメモリを共有することによ多構成したもので
ある。
この発明における２台のマイクロプロセッサは電力系統
の電流、電圧をずれたサンプリングタイミングで独自に
読み込み、処理に必要な一連のデータを２台のマイクロ
プロセッサが共有するメモリに記憶する。そして、この
一連のデータを使い独自に処理を行い、さらに独自に処
理された演算結果は共有のメモリに記憶され過去との照
合やシ−ケンス処理が行われ、今のタイミングで判定出
力すべきか否か判断する。壕だ、ハードウェア。
の電流、電圧をずれたサンプリングタイミングで独自に
読み込み、処理に必要な一連のデータを２台のマイクロ
プロセッサが共有するメモリに記憶する。そして、この
一連のデータを使い独自に処理を行い、さらに独自に処
理された演算結果は共有のメモリに記憶され過去との照
合やシ−ケンス処理が行われ、今のタイミングで判定出
力すべきか否か判断する。壕だ、ハードウェア。
ソフトウェアの常時監視データを共有のメモリに記憶す
ることにより相互に相手側のマイクロプロセッサを監視
する。
ることにより相互に相手側のマイクロプロセッサを監視
する。
以下、この発明の一実施例を図について説明する。第１
図において、第５図と同一または均等な構成部分には同
一符号を付して重複説明を省略する。第１図において、
１０はマイクロプロセッサ（ＣＰＵ１）３に割込信号を
出力するだめの割込制御回路、１１は上記Ａ／Ｄ変換部
２により変換されたデータを使い、メインリレー処理と
フェイルセーフリレー処理を行うマイクロプロセッサ（
ＣＰＵ２）、１２はこのマイクロプロセッサ１１に割込
信号を出力するための割込制御回路、１３は上記マイク
ロプロセッサ３，１１にて処理されたデータや結果を記
憶するだめの共通メモリ回路である。
図において、第５図と同一または均等な構成部分には同
一符号を付して重複説明を省略する。第１図において、
１０はマイクロプロセッサ（ＣＰＵ１）３に割込信号を
出力するだめの割込制御回路、１１は上記Ａ／Ｄ変換部
２により変換されたデータを使い、メインリレー処理と
フェイルセーフリレー処理を行うマイクロプロセッサ（
ＣＰＵ２）、１２はこのマイクロプロセッサ１１に割込
信号を出力するための割込制御回路、１３は上記マイク
ロプロセッサ３，１１にて処理されたデータや結果を記
憶するだめの共通メモリ回路である。
第４同において、ＳＴ１はマイクロプロセッサ３の監視
判定ステップ、ｓ’ｒ２ｉｌ−１：共通メモリ回路１３
に正常データを記憶するステップ、ＳＴ３は共通メモリ
回路１３に不良データを記憶するステップ、ＳＴ４は共
通メモリ回路１３よりマイクロプロセッサ１１のデータ
（ＣＰＵ２データ）を読取るステップ、ＳＴ５はＣＰＵ
２テータが正常データと一致するか否かを判定するステ
ップ、ＳＴ６はステップＳＴ５においてＣＰＵ２データ
が正常データと不一致の場合にマイクロプロセッサ１１
が不良と判断されるステップである。
判定ステップ、ｓ’ｒ２ｉｌ−１：共通メモリ回路１３
に正常データを記憶するステップ、ＳＴ３は共通メモリ
回路１３に不良データを記憶するステップ、ＳＴ４は共
通メモリ回路１３よりマイクロプロセッサ１１のデータ
（ＣＰＵ２データ）を読取るステップ、ＳＴ５はＣＰＵ
２テータが正常データと一致するか否かを判定するステ
ップ、ＳＴ６はステップＳＴ５においてＣＰＵ２データ
が正常データと不一致の場合にマイクロプロセッサ１１
が不良と判断されるステップである。
次に動作について説明する。１ず、入力変換器１によ）
デジタルリレー装置内部に取シ込まれた電力系統の電流
、電圧はＡ／Ｄ変換部２によりデジタル信号に変換され
る。マイクロプロセッサ３は割込制御回路１０、マイク
ロプロセッサ１１は割込制御回路１２よシ割込信号を受
けた後、Ａ／Ｄ変換部２よυのデジタル信号を読み取シ
、メインリレー処理とフェイルセーフリレー処理とを行
う。これらリレー処理に使用する入力データやリレー処
理の判定結果を共通メモリ回路１３に記憶する。
デジタルリレー装置内部に取シ込まれた電力系統の電流
、電圧はＡ／Ｄ変換部２によりデジタル信号に変換され
る。マイクロプロセッサ３は割込制御回路１０、マイク
ロプロセッサ１１は割込制御回路１２よシ割込信号を受
けた後、Ａ／Ｄ変換部２よυのデジタル信号を読み取シ
、メインリレー処理とフェイルセーフリレー処理とを行
う。これらリレー処理に使用する入力データやリレー処
理の判定結果を共通メモリ回路１３に記憶する。
電力系統において事故が発生している場合、マイクロプ
ロセッサ３，１１によるメインリレー処理の判定結果は
メインリレー用出力インターフェース回路４に出力され
る。また、マイクロプロセッサ３，１１によるフェイル
セーフリレー処理の判定結果はフェイルセーフ用出力イ
ンターフェース回路５に出力される。メインリレーおよ
びフェイルセーフリレーが共に電力系統の事故を検出し
ている場合、出力回路６によりディジタルリレー装置の
外部に遮断指令が出力される。
ロセッサ３，１１によるメインリレー処理の判定結果は
メインリレー用出力インターフェース回路４に出力され
る。また、マイクロプロセッサ３，１１によるフェイル
セーフリレー処理の判定結果はフェイルセーフ用出力イ
ンターフェース回路５に出力される。メインリレーおよ
びフェイルセーフリレーが共に電力系統の事故を検出し
ている場合、出力回路６によりディジタルリレー装置の
外部に遮断指令が出力される。
次に、第２図に基づいてマイクロプロセッサ３゜１１で
処理されるメインリレー処理と７エイルセーフリレー処
理とのタイムチャートについて説明する。この例では１
１時点での動作について説明する。まず、電力系統の電
流、電圧はサンプリングタイミングでＡ／Ｄ変換された
後ＣＰＵ１割込信号がマイクロプロセッサ３（ＣＰＵ１
処理）に入シデータが読み込まれる。そして、データ入
力が処理され、１１時点データとして共通メモリ回路１
３に記憶される。この１１時点データやマイクロプロセ
ッサ１１ （ＣＰＵ２処理）によって共通メモリ回路１
３に記憶された１０１０１時点データ一連のデータを使
いリレーＡ相が処理される。その後、リレーＢ相、リレ
ーＣ相等の処理が実施され、これら一連の演算結果を共
通メモリ回路１３に記憶すると共に、この共通メモリ回
路１３に記憶された結果やマイクロプロセッサ１１（Ｃ
１）Ｕ２処理）にて共通メモリ回路１３に記憶された演
算結果との照合やシーケンス処理が実施され、今のタイ
ミングで判定出力すべきか否か判断される。
処理されるメインリレー処理と７エイルセーフリレー処
理とのタイムチャートについて説明する。この例では１
１時点での動作について説明する。まず、電力系統の電
流、電圧はサンプリングタイミングでＡ／Ｄ変換された
後ＣＰＵ１割込信号がマイクロプロセッサ３（ＣＰＵ１
処理）に入シデータが読み込まれる。そして、データ入
力が処理され、１１時点データとして共通メモリ回路１
３に記憶される。この１１時点データやマイクロプロセ
ッサ１１ （ＣＰＵ２処理）によって共通メモリ回路１
３に記憶された１０１０１時点データ一連のデータを使
いリレーＡ相が処理される。その後、リレーＢ相、リレ
ーＣ相等の処理が実施され、これら一連の演算結果を共
通メモリ回路１３に記憶すると共に、この共通メモリ回
路１３に記憶された結果やマイクロプロセッサ１１（Ｃ
１）Ｕ２処理）にて共通メモリ回路１３に記憶された演
算結果との照合やシーケンス処理が実施され、今のタイ
ミングで判定出力すべきか否か判断される。
例えば２回照合の場合の出力タイミングは１０１時点に
てマイクロプロセッサ１１ （ＣＰＵ２処理）がリレー
動作と判定し、続けて１１時点にてマイクロプロセッサ
３（ＣＰＵｌ処理）がリレー動作と判定すると１１時点
に割込が入ったマイクロプロセッサ３（ＣＰＵ１処理）
によシ判定出力と判断される。従来技術では従来の１サ
ンプリング間隔の２倍で判定出力されていたものが、こ
の発明ではデータサンプリング間隔が従来のｌ／２であ
るので、従来の１サンプリング間隔では１．５倍に相当
する時間で判定出力でき、高速動作が可能となる。
てマイクロプロセッサ１１ （ＣＰＵ２処理）がリレー
動作と判定し、続けて１１時点にてマイクロプロセッサ
３（ＣＰＵｌ処理）がリレー動作と判定すると１１時点
に割込が入ったマイクロプロセッサ３（ＣＰＵ１処理）
によシ判定出力と判断される。従来技術では従来の１サ
ンプリング間隔の２倍で判定出力されていたものが、こ
の発明ではデータサンプリング間隔が従来のｌ／２であ
るので、従来の１サンプリング間隔では１．５倍に相当
する時間で判定出力でき、高速動作が可能となる。
以上のようにして全ての処理を終えやがて次の１１１時
点が到来し、マイクロプロセッサ１１（ＣＰＵ２処理）
にて同様の処理が繰や返される。上記リレー処理をマイ
クロプロセッサ３，１１はメインリレー用とフェイルセ
ーフリレー用とを別個に備えている。
点が到来し、マイクロプロセッサ１１（ＣＰＵ２処理）
にて同様の処理が繰や返される。上記リレー処理をマイ
クロプロセッサ３，１１はメインリレー用とフェイルセ
ーフリレー用とを別個に備えている。
次に、第３図および第４図に基づいてマイクロプロセッ
サ３，１１で処理される常時監視処理のタイムチャート
と、マイクロプロセッサ３の常時監視処理フローとにつ
いて説明する。この例ではｔ１時点での動作について説
明する。まず、マイクロプロセッサ３（ＣＰＵｌ処理）
にてマイクロプロセッサ３自体のＣＰＵ１監視判定（ス
テップ５Ｔｌ）が行われ、その判定結果が正常であれば
共通メモリ回路１３にＣＰＵ１データとして記憶され（
ステップＳＴ）、不良であれば共通メモリ回路１３にＣ
ＰＵ２データとして記憶される（ステップＳＴ３ ）。
サ３，１１で処理される常時監視処理のタイムチャート
と、マイクロプロセッサ３の常時監視処理フローとにつ
いて説明する。この例ではｔ１時点での動作について説
明する。まず、マイクロプロセッサ３（ＣＰＵｌ処理）
にてマイクロプロセッサ３自体のＣＰＵ１監視判定（ス
テップ５Ｔｌ）が行われ、その判定結果が正常であれば
共通メモリ回路１３にＣＰＵ１データとして記憶され（
ステップＳＴ）、不良であれば共通メモリ回路１３にＣ
ＰＵ２データとして記憶される（ステップＳＴ３ ）。
次いで１０１時点で行われたマイクロプロセッサ１１（
ＣＰＵ２処理）によるＣＰＵ２監視判定の判定結果であ
るＣＰＵ２データを共通メモリ回路１３よシ読み取り（
ステップ８Ｔ４）、そのＣＰＵ２データが正常データと
一致するか否かを判定する（ ＣＰＵ２デ一タ判定）（
ステップ８Ｔ５）。その判定結果が不一致の場合、マイ
クロプロセッサ１１が不良と判断され出力される（ステ
ップ５Ｔ６）。このようにして、マイクロプロセッサ３
（ＣＰＵｌ処理）の常時監視処理が終了し、次の１１１
時点においてマイクロプロセッサ１１（ＣＰＵ２処理）
による同様の処理が繰シ返される。このように、ＣＰＵ
不良を相互に監視し合うように構成されている。
ＣＰＵ２処理）によるＣＰＵ２監視判定の判定結果であ
るＣＰＵ２データを共通メモリ回路１３よシ読み取り（
ステップ８Ｔ４）、そのＣＰＵ２データが正常データと
一致するか否かを判定する（ ＣＰＵ２デ一タ判定）（
ステップ８Ｔ５）。その判定結果が不一致の場合、マイ
クロプロセッサ１１が不良と判断され出力される（ステ
ップ５Ｔ６）。このようにして、マイクロプロセッサ３
（ＣＰＵｌ処理）の常時監視処理が終了し、次の１１１
時点においてマイクロプロセッサ１１（ＣＰＵ２処理）
による同様の処理が繰シ返される。このように、ＣＰＵ
不良を相互に監視し合うように構成されている。
なお、上記実施例では２台のマイクロプロセッサの判定
出力を２つの出力インターフェース回路に出力するもの
を示したが、出力インターフェース回路を１つにして２
台のマイクロプロセッサの出力を受けるようにしてもよ
い。
出力を２つの出力インターフェース回路に出力するもの
を示したが、出力インターフェース回路を１つにして２
台のマイクロプロセッサの出力を受けるようにしてもよ
い。
１だ、上記実施例ではサンプリングタイミングをずらし
て電力系統の電流、電圧を２台のマイクロプロセッサに
独自にデータとして読み込むようにしたが、一方のマイ
クロプロセッサがサンプリングタイミングごとに電力系
統の電流、電圧データを読み込み、この一方のマイクロ
プロセッサが処理を終えた時点で、この一方のマイクロ
プロセッサからサンプリングタイミングに関係しない他
方のマイクロプロセッサに割込み命令を出して電力系統
の電流、電圧データを読み込み、処理を開始するようＫ
してもよい。
て電力系統の電流、電圧を２台のマイクロプロセッサに
独自にデータとして読み込むようにしたが、一方のマイ
クロプロセッサがサンプリングタイミングごとに電力系
統の電流、電圧データを読み込み、この一方のマイクロ
プロセッサが処理を終えた時点で、この一方のマイクロ
プロセッサからサンプリングタイミングに関係しない他
方のマイクロプロセッサに割込み命令を出して電力系統
の電流、電圧データを読み込み、処理を開始するようＫ
してもよい。
また、上記実施例では２台のマイクロプロセッサが′電
力系統の電流、電圧データを読み込むようにしたが、一
方のマイクロプロセッサによ）自電気所における電力系
統の電流、電圧データを取込み、他方のマイクロプロセ
ッサによシ情報伝送路を介して他電気所におけるデータ
を受けとるようにしてもよい。
力系統の電流、電圧データを読み込むようにしたが、一
方のマイクロプロセッサによ）自電気所における電力系
統の電流、電圧データを取込み、他方のマイクロプロセ
ッサによシ情報伝送路を介して他電気所におけるデータ
を受けとるようにしてもよい。
以上のように、この発明によれば、デジタルリレー装置
の演算処理部を２台のマイクロプロセッサで構成すると
共に、マイクロプロセッサに入力されるデータのサンプ
リングタイミングをずらし、さらにデータの記憶場所を
２台のマイクロプロセッサが共有するように構成したの
で、゛電力系統の事故を高速度に検出し系統を遮断し保
護することができ、また、信頼度の向上が得られる効果
がある。
の演算処理部を２台のマイクロプロセッサで構成すると
共に、マイクロプロセッサに入力されるデータのサンプ
リングタイミングをずらし、さらにデータの記憶場所を
２台のマイクロプロセッサが共有するように構成したの
で、゛電力系統の事故を高速度に検出し系統を遮断し保
護することができ、また、信頼度の向上が得られる効果
がある。
第１図はこの発明の一実施例によるデジタルリレー装置
のハードウェアの構成図、第２図は第１図のリレー処理
のタイムチャート、第３図は常時監視処理のタイムチャ
ート、第４図は常時監視処理の処理フローチャート、第
５図は従来のデジタルリレー装置のハードウェアの構成
図、第６図は第５図のリレー処理のタイムチャートであ
る。 図において、３．１１はマイクロプロセッサ、１３は共
通メモリ回路。 特許出願人 三菱電機株式会社 手続補正書（自発） １．事件の表示 特願昭６３−４６３９４号２、発
明の名称 デジタルリレー装置 ３、補正をする者 ６、補正の内容 （１）明細書をつぎのとおり訂正する。 （２）第４図を別紙のとおり補正する。 ７、添付書類の目録 補正後の第４図を記載した書面 １通以上
のハードウェアの構成図、第２図は第１図のリレー処理
のタイムチャート、第３図は常時監視処理のタイムチャ
ート、第４図は常時監視処理の処理フローチャート、第
５図は従来のデジタルリレー装置のハードウェアの構成
図、第６図は第５図のリレー処理のタイムチャートであ
る。 図において、３．１１はマイクロプロセッサ、１３は共
通メモリ回路。 特許出願人 三菱電機株式会社 手続補正書（自発） １．事件の表示 特願昭６３−４６３９４号２、発
明の名称 デジタルリレー装置 ３、補正をする者 ６、補正の内容 （１）明細書をつぎのとおり訂正する。 （２）第４図を別紙のとおり補正する。 ７、添付書類の目録 補正後の第４図を記載した書面 １通以上
Claims (1)
- 電力系統での事故を検出することにより遮断指令を出力
して上記電力系統の保護を行うデジタルリレー装置にお
いて、上記電力系統の電気量をサンプリングタイミング
毎に交互に取込んで演算処理を行うと共に、上記電気量
および演算結果を記憶する共通メモリ回路の一連のデー
タを使い各々が独自の処理を行う上記マイクロプロセッ
サを２台設けたことを特徴とするデジタルリレー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046394A JP2839030B2 (ja) | 1988-02-29 | 1988-02-29 | デジタルリレー装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63046394A JP2839030B2 (ja) | 1988-02-29 | 1988-02-29 | デジタルリレー装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01222617A true JPH01222617A (ja) | 1989-09-05 |
| JP2839030B2 JP2839030B2 (ja) | 1998-12-16 |
Family
ID=12745929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63046394A Expired - Lifetime JP2839030B2 (ja) | 1988-02-29 | 1988-02-29 | デジタルリレー装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839030B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006320101A (ja) * | 2005-05-12 | 2006-11-24 | Mitsubishi Electric Corp | デジタルリレー装置 |
| JP2025041465A (ja) * | 2023-09-13 | 2025-03-26 | 株式会社日立製作所 | 保護制御システムおよび保護制御方法 |
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| JP6643957B2 (ja) * | 2016-07-08 | 2020-02-12 | 東芝三菱電機産業システム株式会社 | 電力変換装置及びその制御方法 |
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1988
- 1988-02-29 JP JP63046394A patent/JP2839030B2/ja not_active Expired - Lifetime
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| JP2839030B2 (ja) | 1998-12-16 |
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