JPS61134846A - 電子計算機システム - Google Patents
電子計算機システムInfo
- Publication number
- JPS61134846A JPS61134846A JP59256866A JP25686684A JPS61134846A JP S61134846 A JPS61134846 A JP S61134846A JP 59256866 A JP59256866 A JP 59256866A JP 25686684 A JP25686684 A JP 25686684A JP S61134846 A JPS61134846 A JP S61134846A
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- JP
- Japan
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- computer
- circuit
- computers
- input
- electronic
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の分野〉
本・発明は、例えば、２重化システムのようにオンライ
ン処理におけるシステムの信頼性向上のために、複数の
電子計算機のうちの１つの電子計算機が故障したときに
他の電子計算機でリリーフする電子計算機システムに関
する。
ン処理におけるシステムの信頼性向上のために、複数の
電子計算機のうちの１つの電子計算機が故障したときに
他の電子計算機でリリーフする電子計算機システムに関
する。
〈発明の概要〉
本発明は、上記のような電子計算機システムにおいて、
電子計算機と入出力装置との間のバスラインおよび電子
計算機からの制御信号のチェックを行なうことにより、
システムの信頼性を、さらに向上させようとするもので
ある。
電子計算機と入出力装置との間のバスラインおよび電子
計算機からの制御信号のチェックを行なうことにより、
システムの信頼性を、さらに向上させようとするもので
ある。
〈従来技術とその問題点〉
従来、２つの電子計算機のうちの一方の電子計算機が故
障したときに他方の電子計算機でリリーフする２重化シ
ステムは、第５図に示されるように、第１電子計算４１
！ｌまたは第２電子、計算機２からの電源異常、ＨＡＬ
Ｔ等の異常信号Ｓ １ 、Ｓ ２および手動切換信号Ｓ
３によって切換制御回路３における入出力装置４と第１
．第２電子計算機１゜２との接続を択一的に切換えるよ
うにしている。
障したときに他方の電子計算機でリリーフする２重化シ
ステムは、第５図に示されるように、第１電子計算４１
！ｌまたは第２電子、計算機２からの電源異常、ＨＡＬ
Ｔ等の異常信号Ｓ １ 、Ｓ ２および手動切換信号Ｓ
３によって切換制御回路３における入出力装置４と第１
．第２電子計算機１゜２との接続を択一的に切換えるよ
うにしている。
このようケ従来例の２重化システムでは、異常信号９１
．９２としては、上述のように電源異常、）ＩＡＬＴ信
号があるが、このうちＨＡＬＴ信号、すなわち、電子計
算機のＣＰＵが停止状態（ＨＡＬＴ）になるのは、ウォ
ッチドッグタイマ、パリティエラー、バスロックエラー
あるいはノイズ等のハードウェア障害による場合であり
、これ以外の例えば、電子計算機はあたかも正常にＲＵ
Ｎしているが入出力装置４へのバスラインのビット欠け
や入出力装置４の制御に関係するチャンネル部の異常の
ような場合にはＨＡＬＴにならず、このため、異常デー
タを送出し、制御系の障害を発生する場合がある。
．９２としては、上述のように電源異常、）ＩＡＬＴ信
号があるが、このうちＨＡＬＴ信号、すなわち、電子計
算機のＣＰＵが停止状態（ＨＡＬＴ）になるのは、ウォ
ッチドッグタイマ、パリティエラー、バスロックエラー
あるいはノイズ等のハードウェア障害による場合であり
、これ以外の例えば、電子計算機はあたかも正常にＲＵ
Ｎしているが入出力装置４へのバスラインのビット欠け
や入出力装置４の制御に関係するチャンネル部の異常の
ような場合にはＨＡＬＴにならず、このため、異常デー
タを送出し、制御系の障害を発生する場合がある。
〈発明の目的〉
本発明は、上述の点に鑑みて成されたものであって、２
重化システムのような電子計算機システムにおいて、バ
スラインの異常や電子計算機の入出力装置制御の異常を
検出できるようにしてシステムの信頼性を向上させるこ
とを目的とする。
重化システムのような電子計算機システムにおいて、バ
スラインの異常や電子計算機の入出力装置制御の異常を
検出できるようにしてシステムの信頼性を向上させるこ
とを目的とする。
〈発明の構成と効果〉
本発明の電子計算機システムでは、上述の目的を達成す
るために、複数の電子計算機と入出力装置とを択一的に
切換えて接続する切換制御回路を備え、該切換制御回路
には、複数の電子計算機に個別的に対応する複数の異常
検出回路を設け、この異常検出回路には、対応する電子
計算機からのアドレスバス、データバスおよび制御線の
出力がそれぞれ与えられ、該出力に基づいて電子計算機
およびバスラインの異常を検出して検出信号を出力し、
他の電子計算機は該検出信号に基づいて前記切換制御回
路に接続を切換えるための切換信号を出力するようにし
ている。
るために、複数の電子計算機と入出力装置とを択一的に
切換えて接続する切換制御回路を備え、該切換制御回路
には、複数の電子計算機に個別的に対応する複数の異常
検出回路を設け、この異常検出回路には、対応する電子
計算機からのアドレスバス、データバスおよび制御線の
出力がそれぞれ与えられ、該出力に基づいて電子計算機
およびバスラインの異常を検出して検出信号を出力し、
他の電子計算機は該検出信号に基づいて前記切換制御回
路に接続を切換えるための切換信号を出力するようにし
ている。
したがって、本発明によれば、従来検出できなかったア
ドレスバスあるいはデータバスのようなバスラインの異
常および電子計算機の制御部の異常を検出して予備の電
子計算機に切換えることができるので、従来例の電子計
算機システムに比べて信頼性が向上する。
ドレスバスあるいはデータバスのようなバスラインの異
常および電子計算機の制御部の異常を検出して予備の電
子計算機に切換えることができるので、従来例の電子計
算機システムに比べて信頼性が向上する。
〈実施例の説明〉
以下、図面によって本発明の実施例について詳細に説明
する。第１図は本発明の一実施例のブロック図である。
する。第１図は本発明の一実施例のブロック図である。
この実施例の電子計算機システムは、２つの電子計算機
１．２のうちの一方の電子計算機１または２が故障した
ときに他方の電子計算機２またはｌでリリーフする２重
化システムであり、第１．第２電子計算機１．２と入出
力装置４とを択一的に切換えて接続する切換制御回路３
゛を備えており、この切換制御回路３°には、第５図の
従来例と同様に第１電子計算機１または第２電子計算機
２からの電源異常、ＨＡＬＴ等の異常信号Ｓ１、Ｓ２お
よび手動切換信号Ｓ３が与えられ、これらの信号Ｓｌ、
Ｓ２．Ｓ３によって入出力装置４と第１．第２電子計算
機１．２との接続を択一的に切換えるようにしている。
１．２のうちの一方の電子計算機１または２が故障した
ときに他方の電子計算機２またはｌでリリーフする２重
化システムであり、第１．第２電子計算機１．２と入出
力装置４とを択一的に切換えて接続する切換制御回路３
゛を備えており、この切換制御回路３°には、第５図の
従来例と同様に第１電子計算機１または第２電子計算機
２からの電源異常、ＨＡＬＴ等の異常信号Ｓ１、Ｓ２お
よび手動切換信号Ｓ３が与えられ、これらの信号Ｓｌ、
Ｓ２．Ｓ３によって入出力装置４と第１．第２電子計算
機１．２との接続を択一的に切換えるようにしている。
本発明の電子計算機システムでは、切換制御回路３°に
、第１．第２電子計算ｍｌ、２に個別的に対応する２つ
の異常検出回路５．６を設けており、この異常検出回路
５．６には、第１．第２電子計算機１．２からのアドレ
スバス、デニタバスおよび制御線の出力がライン７．８
を介してそれぞれ与＝４− えられる。この異常検出回路５．６は、アドレスバス、
データバスおよび制御信号の異常を後述のように検出し
て検出信号を出力する。
、第１．第２電子計算ｍｌ、２に個別的に対応する２つ
の異常検出回路５．６を設けており、この異常検出回路
５．６には、第１．第２電子計算機１．２からのアドレ
スバス、デニタバスおよび制御線の出力がライン７．８
を介してそれぞれ与＝４− えられる。この異常検出回路５．６は、アドレスバス、
データバスおよび制御信号の異常を後述のように検出し
て検出信号を出力する。
第２図は切換制御回路３°の要部の回路図である。第１
電子計算機ｌのバスラインおよび制御信号の異常を検出
する第１異常検出回路５は、アドレス一致回路９、デー
タ一致回路１０、ＡＮＤ回路１１およびカウンタ回路１
２から成り、第２電子計算機２のバスラインおよび制御
信号の異常を検出する第２異常検出回路６も同様にアド
レス一致回路１３、データ一致回路１４、ＡＮＤ回路Ｉ
５およびカウンタ回路１６から成る。
電子計算機ｌのバスラインおよび制御信号の異常を検出
する第１異常検出回路５は、アドレス一致回路９、デー
タ一致回路１０、ＡＮＤ回路１１およびカウンタ回路１
２から成り、第２電子計算機２のバスラインおよび制御
信号の異常を検出する第２異常検出回路６も同様にアド
レス一致回路１３、データ一致回路１４、ＡＮＤ回路Ｉ
５およびカウンタ回路１６から成る。
アドレス一致回路９．１３には、第１．第２電子計算機
１．２からのアドレス信号がそれぞれ入力され、この入
力信号が予め設定されているアドレス信号と一致したと
きに一致信号Ｓ４．８５をそれぞれ出力する。データ一
致回路１０．１４には、第１．第２電子計算機１．２か
らのデータ信号がそれぞれ入力され、この入力信号が予
め設定されているデータ信号と一致したときに一致信号
Ｓ６゜Ｓ７をそれぞれ出力する。
１．２からのアドレス信号がそれぞれ入力され、この入
力信号が予め設定されているアドレス信号と一致したと
きに一致信号Ｓ４．８５をそれぞれ出力する。データ一
致回路１０．１４には、第１．第２電子計算機１．２か
らのデータ信号がそれぞれ入力され、この入力信号が予
め設定されているデータ信号と一致したときに一致信号
Ｓ６゜Ｓ７をそれぞれ出力する。
第１異常検出回路５のＡＮＤ回路１１には、アドレス一
致回路９の一致信号Ｓ４、データ一致回路１０の一致信
号Ｓ６および第１電子計算機ｌからの制御信号であるス
トローブ信号Ｓ８が入力され、このＡＮＤ回路１１の出
力は、カウンタ回路１２のリセット信号ＳｌＯとなる。
致回路９の一致信号Ｓ４、データ一致回路１０の一致信
号Ｓ６および第１電子計算機ｌからの制御信号であるス
トローブ信号Ｓ８が入力され、このＡＮＤ回路１１の出
力は、カウンタ回路１２のリセット信号ＳｌＯとなる。
同様に、第２異常検出回路６のＡＮＤ回路１５には、ア
ドレス一致回路１３の一致信号Ｓ５、データ一致回路１
４の一致信号Ｓ７および第２電子計算機２からの制御信
号であるストローブ信号Ｓ９が入力され、このＡＮＤ回
路１５の出力は、カウンタ回路１６のリセット信号Ｓｌ
ｌとなる。このリセット信号ＳＩＯ，Ｓｌｌは、電子計
算機システムが正常な状態においては、後述のようにカ
ウンタ回路１２゜１６がタイムアツプする時間よりも短
い周期で出力される。
ドレス一致回路１３の一致信号Ｓ５、データ一致回路１
４の一致信号Ｓ７および第２電子計算機２からの制御信
号であるストローブ信号Ｓ９が入力され、このＡＮＤ回
路１５の出力は、カウンタ回路１６のリセット信号Ｓｌ
ｌとなる。このリセット信号ＳＩＯ，Ｓｌｌは、電子計
算機システムが正常な状態においては、後述のようにカ
ウンタ回路１２゜１６がタイムアツプする時間よりも短
い周期で出力される。
カウンタ回路１２．１６の出力は、インバータ１７．１
８にそれぞれ与えられるとともに、第２゜第１電子計算
機２．１にそれぞれ与えられる。インバータ１７，１
Ｂの出力は、複数のＡＮＤ回路１９．２０の一方の入力
端子に与えられる。ＡＮＤ回路１９．２０の他方の入力
端子には、第１．第２電子計算機１．２からのアドレス
信号、データ信号が与えられる。第１．第２電子計算機
１．２からのアクセスは、一定周期で運用系のみ動作さ
せるように構成されている。
８にそれぞれ与えられるとともに、第２゜第１電子計算
機２．１にそれぞれ与えられる。インバータ１７，１
Ｂの出力は、複数のＡＮＤ回路１９．２０の一方の入力
端子に与えられる。ＡＮＤ回路１９．２０の他方の入力
端子には、第１．第２電子計算機１．２からのアドレス
信号、データ信号が与えられる。第１．第２電子計算機
１．２からのアクセスは、一定周期で運用系のみ動作さ
せるように構成されている。
第３図は動作のタイムチャートであり、第３図（Ａ）は
第１電子計算機ｌからのストローブ信号Ｓ８、第３図（
Ｂ）は第２電子計算機２からのストロ 一致信号Ｓ４、
第３図（Ｃ）は第１異常検出回路５のカウンタ回路１２
の出力、第３図（Ｄ）は第２異常検出回路６の出力、第
３図（Ｅ）は切換制御回路３°における接続の状態をそ
れぞれ示している。
第１電子計算機ｌからのストローブ信号Ｓ８、第３図（
Ｂ）は第２電子計算機２からのストロ 一致信号Ｓ４、
第３図（Ｃ）は第１異常検出回路５のカウンタ回路１２
の出力、第３図（Ｄ）は第２異常検出回路６の出力、第
３図（Ｅ）は切換制御回路３°における接続の状態をそ
れぞれ示している。
今、第１電子計算機ｌと入出力装置４とが接続
Ｉされているとき、すなわち、第１電子計算機ｌ
が運用系であるときには、第１電子計算機ｌは、第１異
常検出回路５にアクセスする。従って、第１異常検出回
路５のカウンタ回路１２には、一定周期（タイムアツプ
する時間よりも短い周期）でリセット信号ＳＩＯが与え
られており、正常な状態、すなわち期間ＴＩにおいては
、このカウンタ回路１２の出力は第３図（Ｃ）に示され
るようにローレベルを保持している。このときは、第２
電子計算機２からの第２異常検出回路６のカウンタ回路
１６のリセット信号Ｓｌｌは、送出されていないために
、カウンタ回路１６はタイムアツプしており、その出力
信号は、第３図（Ｄ）に示されるようにハイレベルであ
る。このときには、入出力装置４には、第１電子計算機
ｌのデータのみが転送される。
Ｉされているとき、すなわち、第１電子計算機ｌ
が運用系であるときには、第１電子計算機ｌは、第１異
常検出回路５にアクセスする。従って、第１異常検出回
路５のカウンタ回路１２には、一定周期（タイムアツプ
する時間よりも短い周期）でリセット信号ＳＩＯが与え
られており、正常な状態、すなわち期間ＴＩにおいては
、このカウンタ回路１２の出力は第３図（Ｃ）に示され
るようにローレベルを保持している。このときは、第２
電子計算機２からの第２異常検出回路６のカウンタ回路
１６のリセット信号Ｓｌｌは、送出されていないために
、カウンタ回路１６はタイムアツプしており、その出力
信号は、第３図（Ｄ）に示されるようにハイレベルであ
る。このときには、入出力装置４には、第１電子計算機
ｌのデータのみが転送される。
時刻ｔにおいて、第１電子計算機１に異常が生じた場合
、すなわち、アドレスバス、データバス等のバスライン
の異常あるいは制御信号であるストローブ信号Ｓ８に異
常が生じると、第１異常検出回路５のカウンタ回路１２
にリセット信号ＳｔＯが与えらなくなり、期間Ｔ２の後
に、カウンタ回路１２はタイムアツプし、その出力信号
は、第３図（Ｃ）に示されるようにハイレベルの検出信
号Ｓ１２となる。これによって、入出力袋Ｒ４への出力
信号はすべてハイレベルとなり、事実上第１゜第２電子
計算機１．２と入出力装置４とは切り放されている状態
、いわゆる中立の状態となる。この中立の状態は、第２
異常検出回路６から切換信号Ｓ１３が出力されるまでの
期間Ｔ３続く。
、すなわち、アドレスバス、データバス等のバスライン
の異常あるいは制御信号であるストローブ信号Ｓ８に異
常が生じると、第１異常検出回路５のカウンタ回路１２
にリセット信号ＳｔＯが与えらなくなり、期間Ｔ２の後
に、カウンタ回路１２はタイムアツプし、その出力信号
は、第３図（Ｃ）に示されるようにハイレベルの検出信
号Ｓ１２となる。これによって、入出力袋Ｒ４への出力
信号はすべてハイレベルとなり、事実上第１゜第２電子
計算機１．２と入出力装置４とは切り放されている状態
、いわゆる中立の状態となる。この中立の状態は、第２
異常検出回路６から切換信号Ｓ１３が出力されるまでの
期間Ｔ３続く。
接続が中立の状態になると同時に、検出信号Ｓ１２、す
なわち、第１異常検出回路５のカウンタ回路１２のハイ
レベルの出力信号は、第２電子計算機２へのステータス
情報として与えられる。これによって第２電子計算機２
は、第１電子計算機ｌの異常を知り、時刻ｔ゛において
、第２異常検出回路６へのアクセスを始め、これによっ
て第２異常検出回路６のカウンタ回路１６の出力信号が
第３図（Ｄ）に示されるようにローレベルの切換信号Ｓ
１３となり、これによって、期間Ｔ４において、第２電
子計算機２と入出力装置４とが接続されることになる。
なわち、第１異常検出回路５のカウンタ回路１２のハイ
レベルの出力信号は、第２電子計算機２へのステータス
情報として与えられる。これによって第２電子計算機２
は、第１電子計算機ｌの異常を知り、時刻ｔ゛において
、第２異常検出回路６へのアクセスを始め、これによっ
て第２異常検出回路６のカウンタ回路１６の出力信号が
第３図（Ｄ）に示されるようにローレベルの切換信号Ｓ
１３となり、これによって、期間Ｔ４において、第２電
子計算機２と入出力装置４とが接続されることになる。
第４図は上記動作のフローチャートである。第１電子計
算機ｌが運用系であるとすると、ステップｎｌでは、第
１電子計算機１が第１異常検出回路５にアクセスし、第
２電子計算機２は第２異常検出回路６にアクセスしない
。ステップｎ２では、切換制御回路３°が第１電子計算
機ｌと入出力装置４とを接続し、第１電子計算機ｌと入
出力装置４との間の情報の転送が行なわれる。ステップ
ｎ３において、第１電子計算機ｌのバスラインあるいは
制御に異常が発生すると、ステップｎ４において、第１
電子計算機１の第１異常検出回路５へのアクセスが止ま
り、異常を検出して接続を中立の状態してステップｎ５
に移る。ステップｎ５では、第２電子計算機２へ切換制
御回路３°から第１電子計算機１の異常を知らせてステ
ップｎ６に移る。
算機ｌが運用系であるとすると、ステップｎｌでは、第
１電子計算機１が第１異常検出回路５にアクセスし、第
２電子計算機２は第２異常検出回路６にアクセスしない
。ステップｎ２では、切換制御回路３°が第１電子計算
機ｌと入出力装置４とを接続し、第１電子計算機ｌと入
出力装置４との間の情報の転送が行なわれる。ステップ
ｎ３において、第１電子計算機ｌのバスラインあるいは
制御に異常が発生すると、ステップｎ４において、第１
電子計算機１の第１異常検出回路５へのアクセスが止ま
り、異常を検出して接続を中立の状態してステップｎ５
に移る。ステップｎ５では、第２電子計算機２へ切換制
御回路３°から第１電子計算機１の異常を知らせてステ
ップｎ６に移る。
ステップｎ６では、第２電子計算機２が第２異常検出回
路６へのアクセスをはじめてステップｎ７に移る。ステ
ップｎ７では、切換制御回路３°は、第２電子計算機２
と入出力装置４とを接続する。
路６へのアクセスをはじめてステップｎ７に移る。ステ
ップｎ７では、切換制御回路３°は、第２電子計算機２
と入出力装置４とを接続する。
これによって、第２電子計算機２と入出力装置４との情
報の伝送が行なわれる。
報の伝送が行なわれる。
上述の実施例では、２つの電子計算機を備える２重化シ
ステムについて説明したけれども、本発明は２重化シス
テムに限るものでないのは勿論である。
ステムについて説明したけれども、本発明は２重化シス
テムに限るものでないのは勿論である。
第１図は本発明の一実施例の簡略化した構成図、第２図
は第１図の切換制御回路３°の要部の回路図、第３図は
動作説明に供するタイムチャート、第４図は動作説明に
供するフローチャート、第５図は従来例の構成図である
。 １．２・・・第１．第２電子計算機、３゛・・・切換制
御回路、４・・・入出力装置、５，６・・・第１．第２
異常検出回路。
は第１図の切換制御回路３°の要部の回路図、第３図は
動作説明に供するタイムチャート、第４図は動作説明に
供するフローチャート、第５図は従来例の構成図である
。 １．２・・・第１．第２電子計算機、３゛・・・切換制
御回路、４・・・入出力装置、５，６・・・第１．第２
異常検出回路。
Claims (1)
- （１）複数の電子計算機のうちの１つの電子計算機が故
障したときに他の電子計算機でリリーフする電子計算機
システムであって、 前記複数の電子計算機と入出力装置とを択一的に切換え
て接続する切換制御回路を備え、該切換制御回路には、
前記複数の電子計算機に個別的に対応する複数の異常検
出回路を設け、この異常検出回路には、対応する電子計
算機からのアドレスバス、データバスおよび制御線の出
力がそれぞれ与えられ、該出力に基づいて電子計算機お
よびバスラインの異常を検出して検出信号を出力し、前
記他の電子計算機は該検出信号に基づいて前記切換制御
回路に接続を切換えるための切換信号を出力することを
特徴とする電子計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256866A JPS61134846A (ja) | 1984-12-04 | 1984-12-04 | 電子計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256866A JPS61134846A (ja) | 1984-12-04 | 1984-12-04 | 電子計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134846A true JPS61134846A (ja) | 1986-06-21 |
Family
ID=17298500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256866A Pending JPS61134846A (ja) | 1984-12-04 | 1984-12-04 | 電子計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134846A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH036741A (ja) * | 1989-06-05 | 1991-01-14 | Fuji Electric Co Ltd | 二重化システムのデータ出力装置 |
| JPH07200334A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | 二重化同期運転方式 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493340A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Duplex processing system |
| JPS57109057A (en) * | 1980-12-26 | 1982-07-07 | Omron Tateisi Electronics Co | Automatic switching system of dual-processor system |
| JPS57206971A (en) * | 1981-06-15 | 1982-12-18 | Hitachi Ltd | Detector of program runaway |
| JPS58203561A (ja) * | 1982-05-21 | 1983-11-28 | Hitachi Ltd | 外部記憶制御装置 |
-
1984
- 1984-12-04 JP JP59256866A patent/JPS61134846A/ja active Pending
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