JPH01223521A - Large scale integrated circuit - Google Patents
Large scale integrated circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模集積回路に関し、特にリセット信号によ
りリセット及びリセット解除される内部回路を備えた大
規模集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a large-scale integrated circuit, and more particularly to a large-scale integrated circuit having an internal circuit that is reset and released from reset by a reset signal.
従来、この種の大規模集積回路は、内部回路をリセット
、リセット解除する場合、単純に外部リセット端子より
外部リセット信号を入力し、この外部リセット信号がア
クティブの時、はぼ直接的に内部回路に外部リセット信
号を伝え、内部回路にリセットをかける方法や、内蔵さ
れたパワーオンリセット回路により内部回路にパワーオ
ンリセット信号を伝え、リセットをかける方法が用いら
れていた。Conventionally, in this type of large-scale integrated circuit, when resetting or releasing an internal circuit, an external reset signal is simply input from an external reset terminal, and when this external reset signal is active, the internal circuit is almost directly reset. Two methods have been used: one is to send an external reset signal to the internal circuitry, and the other is to send a power-on reset signal to the internal circuitry using a built-in power-on reset circuit.
上述した従来の大規模集積回路は、内部回路にリセット
をかける場合、外部リセット信号かパワーオンリセット
信号により行う構成となっているので、まず外部リセッ
ト信号による方法では、外部リセット信号が接続されて
いる内部回路に対して全てほぼ同時にこれら内部回路の
リセットが行なわれ、特定の内部回路にのみ外部リセッ
ト信号を入力してリセットすることができないという欠
点がある。The conventional large-scale integrated circuit described above is configured to use an external reset signal or a power-on reset signal to reset the internal circuit. The disadvantage is that all of the internal circuits are reset almost simultaneously, and it is not possible to input an external reset signal to only a specific internal circuit to reset it.
また、パワーオンリセット信号による方法では、パワー
オンリセットが動作する時、つまり電源投入時または、
電源電圧が所定のレベルより下がったり、電源が切断さ
れたりした時のみ内部回路にリセットがかかり、これも
ほぼ同時に内部回路のリセットが行なわれることとなる
。In addition, in the method using the power-on reset signal, when the power-on reset operates, that is, when the power is turned on or
The internal circuit is reset only when the power supply voltage drops below a predetermined level or the power is turned off, and the internal circuit is reset almost simultaneously.
つまり、前者の方法では、内部回路のリセットがほぼ同
時に行なわれるだけでなく、電源電圧が降下しても、自
身に供給されている電源電圧の変動に対する検出及び対
処を行なうことができないという欠点があり、また後者
の方法でも、はぼ同時に内部回路のリセットが行なわれ
、例えばＣＰＵなとの大規模集積回路では周辺の大規模
集積回路の内蔵パワーオンリセットなどが十分に機能し
た後に、周辺デバイスの状況を確認し、あるいは任意時
間を経た後で、任意のタイミングでリセットを解除させ
て、ＣＰＵを動作させ、システムを起動させるなどのリ
セット、リセット解除のタイミングを内部回路に応じて
変ることができないという欠点がある。In other words, the former method not only resets the internal circuits at almost the same time, but also has the disadvantage that even if the power supply voltage drops, it is not possible to detect and deal with fluctuations in the power supply voltage supplied to itself. In the latter method, internal circuits are reset almost simultaneously; for example, in large-scale integrated circuits such as CPUs, peripheral devices are reset after the built-in power-on reset of the surrounding large-scale integrated circuits has fully functioned. The timing of reset and reset cancellation can be changed depending on the internal circuit, such as checking the status of the reset or canceling the reset at any time after an arbitrary period of time, operating the CPU, and starting the system. The drawback is that it cannot be done.
本発明の目的は、特定の内部回路に対し、外部リセット
及びパワーオンリセットの両方を行うことができて外部
の周辺回路との同期をとることができると共に電源電圧
降下の検出及びその対処ができ、また、はぼ同時のリセ
ット及びリセット解除動作でなく、リセット及びリセッ
ト解除のタイミングを内部回路に応じて変えることがで
きる大規模集積回路を提供することにある。An object of the present invention is to be able to perform both an external reset and a power-on reset on a specific internal circuit, synchronize with external peripheral circuits, and detect and deal with a power supply voltage drop. Another object of the present invention is to provide a large-scale integrated circuit in which the timing of reset and reset release can be changed depending on the internal circuit, rather than performing reset and reset release operations almost simultaneously.
第１の発明の大規模集積回路は、電源が投入されたとき
及び電源電圧が所定のレベルより低下したときパワーオ
ンリセット信号を出力するパワーオンリセット回路と、
外部リセット信号を入力する外部リセット端子と、前記
パワーオンリセット信号及び外部リセット信号の両方を
伝達するゲート回路と、このゲート回路の出力信号によ
りリセット及びリセット解除される特定の内部回路とを
有している。The large-scale integrated circuit of the first invention includes a power-on reset circuit that outputs a power-on reset signal when the power is turned on and when the power supply voltage drops below a predetermined level;
It has an external reset terminal that inputs an external reset signal, a gate circuit that transmits both the power-on reset signal and the external reset signal, and a specific internal circuit that is reset and released from reset by the output signal of this gate circuit. ing.
第２の発明の大規模集積回路は、電源が投入されたとき
及び電源電圧が所定のレベルより低下したときパワーオ
ンリセット信号を出力するパワーオンリセット回路と、
外部リセット信号を入力する外部リセット端子と、前記
パワーオンリセット信号及び外部リセット信号が入力さ
れたときにはこれらの何れか一方を有効とし、前記パワ
ーオンリセット信号及び外部リセット信号がそれぞれ単
独で入力されたときはこれらそれぞれを有効として出力
するリセット信号制御回路と、このリセット信号制御回
路の出力信号によりリセット及びリセット解除される特
定の内部回路とを有している。The large-scale integrated circuit of the second invention includes a power-on reset circuit that outputs a power-on reset signal when the power is turned on and when the power supply voltage drops below a predetermined level;
an external reset terminal for inputting an external reset signal, and when the power-on reset signal and the external reset signal are input, one of these is enabled, and the power-on reset signal and the external reset signal are each input independently. The device has a reset signal control circuit that outputs each of these as valid signals, and a specific internal circuit that is reset and reset-released by the output signal of the reset signal control circuit.
次に、本発明の実施例について図面を参照して説明する
。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は水相１の発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the invention for water phase 1.
この実施例は、外部リセット信号■。Ｒを入力する外部
リセット端子Ｔ、と、外部リセット信号ＶＯＲを増幅す
るバッファ回路１と、電源が投入されたとき及び電源電
圧Ｖｃｃが所定のレベルより低下したときパワーオンリ
セット信号ＶＦＲを出力するパワーオンリセット回路２
と、バッファ回路１を介して入力された外部リセット信
号ＶＯＲ及びパワーオンリセット信号ＶＦＲを伝達する
ＯＲゲート３と、これら外部リセット信号■ｏＦＬ及び
パワーオンリセット信号ＶＰＲによりリセット及びリセ
ット解除される特定の内部回路４とを備えた構成となっ
ている。This embodiment uses an external reset signal ■. an external reset terminal T that inputs R, a buffer circuit 1 that amplifies the external reset signal VOR, and a power supply that outputs a power-on reset signal VFR when the power is turned on and when the power supply voltage Vcc falls below a predetermined level. ON reset circuit 2
, an OR gate 3 that transmits an external reset signal VOR and a power-on reset signal VFR input via the buffer circuit 1, and a specific The configuration includes an internal circuit 4.
第２図は第１図に示された実施例の電源投入時の動作を
説明するための各部信号の波形図である。FIG. 2 is a waveform diagram of signals of various parts for explaining the operation of the embodiment shown in FIG. 1 when the power is turned on.
電源が投入され、電源電圧Ｖｃｃが立上ると共に外部リ
セット端子Ｔ１への外部リセット信号■。１がアクティ
ブハイとなるとする。When the power is turned on and the power supply voltage Vcc rises, an external reset signal ■ is sent to the external reset terminal T1. Assume that 1 is active high.
電源電圧ｖｃｃが立上るとパワーオンリセット回路２の
出力もアクティブハイとなり、パワーオンリセット信号
ＶＦＲを出力する。When the power supply voltage vcc rises, the output of the power-on reset circuit 2 also becomes active high and outputs the power-on reset signal VFR.
ＯＲゲート３の出力ＶＲは、それぞれのリセット信号が
ハイレベルの間はハイレベルとなり、これら両方のリセ
ット信号によりリセットをかけたい内部回路４に対し、
ＯＲゲート３の出力ｖＲのハイレベルの期間リセットが
かけられる。The output VR of the OR gate 3 is at a high level while each reset signal is at a high level, and the internal circuit 4 to be reset by both of these reset signals is
A reset is applied during the period when the output vR of the OR gate 3 is at a high level.
第３図は第１図に示された実施例の電源電圧Ｖｃｃが静
定後にパルス状に電圧降下が発生したときの各部信号の
波形図である。FIG. 3 is a waveform diagram of signals at various parts when a pulse-like voltage drop occurs after the power supply voltage Vcc has stabilized in the embodiment shown in FIG.
電源電圧ＶＣＣが所定のレベルより低下すると、自動的
にパワーオンリセット回路２が動作し、アクティブハイ
のパワーオンリセット信号ＶＦＲがＯＲゲート３を介し
て内部回路４へ入力されリセットがかけられる。When the power supply voltage VCC falls below a predetermined level, the power-on reset circuit 2 automatically operates, and an active high power-on reset signal VFR is input to the internal circuit 4 via the OR gate 3 to apply a reset.
従って、特定の内部回路４に対して、外部リセット信号
ＶｏＲにより外部の周辺回路と同期がとれ、かつ電源に
対しても電源電圧ＶＣＣの降下を検出してリセットをか
けることができる。Therefore, a specific internal circuit 4 can be synchronized with external peripheral circuits by the external reset signal VoR, and the power supply can also be reset by detecting a drop in the power supply voltage VCC.
第４図は水相２の発明の一実施例を示す回路図である。FIG. 4 is a circuit diagram showing an embodiment of the invention for water phase 2.
この実施例は、外部リセット信号■ｏＲを入力する外部
リセット端子Ｔ１と、外部リセット信号ＶＯＲを増幅す
るバッファ回路１と、電源投入時及び電源電圧ｖｃｃ低
下時パワーオンリセット信号ＶＦＲを出力するパワーオ
ンリセット回路２と、外部リセット信号ＶｏＲのみによ
りリセットがかかる内部回路４Ａ〜４ｃと、ゲート回路
Ｇ１〜Ｇ６を備え、バッファ回路１を介して入力された
外部リセット信号ＶＯＲ及びパワーオンリセット回路２
からのパワーオンリセット信号ＶＦＲに対し、これらリ
セット信号が同時に入力されたときにはこれらの何れか
一方（この実施例ではパワーオンリセット信号ＶＰＲ）
を有効とし、これらリセット信号が単独で入力されたと
きはこれらそれぞれを有効として出力するリセット信号
制御回路５と、このリセット信号制御回路５の出力信号
によりリセット及びリセット解除されるマイクロプログ
ラムＲＯＭ６とを備えた構成となっている。This embodiment includes an external reset terminal T1 that inputs an external reset signal oR, a buffer circuit 1 that amplifies the external reset signal VOR, and a power-on circuit that outputs a power-on reset signal VFR when the power is turned on and when the power supply voltage vcc drops. The power-on reset circuit 2 includes a reset circuit 2, internal circuits 4A to 4c that are reset only by an external reset signal VoR, and gate circuits G1 to G6, and the external reset signal VOR input via the buffer circuit 1 and the power-on reset circuit 2.
When these reset signals are input at the same time, one of them (power-on reset signal VPR in this embodiment) is applied to the power-on reset signal VFR from
and a microprogram ROM 6 which is reset and released from reset by the output signal of the reset signal control circuit 5. It has a well-equipped structure.
次に、この実施例の動作について説明する。Next, the operation of this embodiment will be explained.
第５図〜第７図はこの実施例の動作を説明するための各
部信号の波形図である。5 to 7 are waveform diagrams of signals of various parts for explaining the operation of this embodiment.
まず、第５図に示すように、電源が投入され、電源電圧
ＶＣＣが立上がると共に外部リセット信号ＶＯＨが入力
される場合について説明する。First, as shown in FIG. 5, a case will be described in which the power is turned on, the power supply voltage VCC rises, and the external reset signal VOH is input.
外部リセット信号Ｖ。λはバッファ回路１を介して内部
回路４Ａ〜４ｃをリセットし、外部リセット信号ＶＯＲ
がロウレベルになるまで、リセットがかけつづけられる
。External reset signal V. λ resets the internal circuits 4A to 4c via the buffer circuit 1 and outputs the external reset signal VOR.
Resetting continues until the level becomes low.
一方、パワーオンリセット回路２の出力、パワーオンリ
セット信号ＶｐＲもハイレベルとなり、従って、リセッ
ト信号制御回路５のＮＯＲゲートＧ４の出力はロウレベ
ルとなり、パワーオンリセット信号ＶｐＲがロウレベル
になった後も外部リセット信号ｖｏＲがハイレベルの間
はＮＯＲゲートＧ４の出力はロウレベルとなっている。On the other hand, the output of the power-on reset circuit 2, the power-on reset signal VpR, also becomes high level, so the output of the NOR gate G4 of the reset signal control circuit 5 becomes low level, and even after the power-on reset signal VpR becomes low level, the external While the reset signal voR is at high level, the output of NOR gate G4 is at low level.
従ってＡＮＤゲートＧ、の出力はロウレベルとなり、Ｏ
ＲゲートＧ６の出力はパワーオンリセット信号ＶＦＲに
よってのみ決まり、出力信号■ｏがマイクロプログラム
ＲＯＭ６に入力される。Therefore, the output of AND gate G becomes low level, and O
The output of the R gate G6 is determined only by the power-on reset signal VFR, and the output signal ■o is input to the microprogram ROM6.
つまり、外部リセット信号ＶＯＲがハイレベルのままで
も、パワーオンリセット信号ＶＦＲだけが有効となり、
マイクロプログラムＲＯＭ６を独立して動作させること
ができ、このマイクロプログラムＲＯＭ６のリセットル
ーチンを他の回路より一足先に動作させることができる
。In other words, even if the external reset signal VOR remains at a high level, only the power-on reset signal VFR is valid.
The microprogram ROM 6 can be operated independently, and the reset routine of the microprogram ROM 6 can be operated one step ahead of other circuits.
この時、外部リセット信号ｖｏＲがまだハイレベルとな
っていれば、外部リセット信号ｖｏＲによって直接的に
リセット制御されている内部回路４Ａ〜４ｃには、リセ
ットがかかったままとなっている。従って、マイクロプ
ログラムＲＯＭ６のすセットルーチンが動作し、所定の
他の内部回路のイニシャライズを行なった後、外部の周
辺回路の内蔵パワーオンリセットなどが十分に機能した
後に、任意のタイミングで、内部回路４Ａ〜４ｃを含む
内部回路のリセットを解除させれば、イニシャライズ完
了の状態からリセット解除と同時にこの実施例の大規模
集積回路全体が動作可能となる。At this time, if the external reset signal voR is still at a high level, the internal circuits 4A to 4c, which are directly reset-controlled by the external reset signal voR, remain reset. Therefore, after the set routine of the microprogram ROM 6 operates and other predetermined internal circuits are initialized, and after the built-in power-on reset of the external peripheral circuits has fully functioned, the internal circuit can be reset at any timing. If the reset of the internal circuits including 4A to 4c is released, the entire large-scale integrated circuit of this embodiment becomes operational from the initialized state at the same time as the reset is released.
従って、従来のように外部リセット信号Ｖｏλがロウレ
ベルになってからマイクロプログラムＲＯＭ６のリセッ
トルーチンが動作していた無駄な時間が減ることになる
。Therefore, the wasted time in which the reset routine of the microprogram ROM 6 is operating after the external reset signal Voλ becomes low level as in the conventional case is reduced.
次に、第６図に示すように、外部リセット信号ＶＯＲの
入力がなく、電源電圧■ｃｃにパルス状の電圧降下が起
こった時の動作を説明する。Next, as shown in FIG. 6, the operation when the external reset signal VOR is not input and a pulse-like voltage drop occurs in the power supply voltage cc will be explained.
電源電圧Ｖｃｃが所定のレベルより低下すると、パワー
オンリセットＶｐＲがハイレベルとなるため、ＮＯＲゲ
ートＧ４の出力信号■！がロウレベルとなり、ゲートＧ
５が関係なくなりＯＲゲートＧ６の出力はハイレベル
となり、マイクロプログラムＲＯＭ６にリセットがかか
り、リセットルーチンが動作し、電源電圧ＶＣＣ降下に
よるプログラムの暴走より防ぐことができる。即ち、パ
ワーオンリセット信号ＶｐＲを有効として動作する。When the power supply voltage Vcc falls below a predetermined level, the power-on reset VpR becomes high level, so the output signal ■! of the NOR gate G4! becomes low level, gate G
5 becomes irrelevant, the output of the OR gate G6 becomes high level, the microprogram ROM 6 is reset, the reset routine is activated, and it is possible to prevent the program from running out of control due to a drop in the power supply voltage VCC. That is, it operates with the power-on reset signal VpR enabled.
また、必要に応じて電源電圧ｖｃｃ降下が起きた後、再
度電源電圧ＶＣＣが所定の電圧に上昇した時には、その
旨を外部回路へ報知することも可能である。Furthermore, when the power supply voltage VCC rises to a predetermined voltage again after a drop in the power supply voltage VCC occurs as necessary, it is also possible to notify an external circuit to that effect.
次に、第７図に示すように、電源電圧ＶＣＣが正常電圧
の一定レベルを保持し、外部リセット信号■。８が入力
された時の動作を説明する。Next, as shown in FIG. 7, the power supply voltage VCC is maintained at a constant level of normal voltage, and the external reset signal 2 is output. The operation when 8 is input will be explained.
外部リセット信号ＶＯＲがハイレベルになると、ＮＯＲ
ゲートＧ４の出力信号■■はハイレベルに保たれるため
、ＡＮＤゲー）Ｇｓを介して外部リセット信号ＶＯλが
ＯＲゲートＧ６に入力され、出力信号Ｖ０はハイレベル
となり、マイクロプログラムＲＯＭ６に入力され、リセ
ットルーチンが動作する。即ち、外部リセット信号■。When the external reset signal VOR becomes high level, NOR
Since the output signal ■■ of the gate G4 is kept at high level, the external reset signal VOλ is inputted to the OR gate G6 via the AND gate Gs, and the output signal V0 becomes high level and inputted to the microprogram ROM6. Reset routine works. That is, external reset signal ■.
Ｒが有効として動作する。It operates as if R is valid.
このように、ＮＯＲゲートＧ、、Ｇ４によるフリップフ
ロップの機能は、電源投入時、マイクロプログラムＲＯ
Ｍ６へ入力されるリセット信号は、外部リセット信号Ｖ
ＯＲが入力されてもパワーオンリセット信号ＶＦＲを優
先して有効とし、定常動作中にそれぞれ単独に、外部よ
り入力される外部リセット信号ＶＯａについてはこれを
有効とし、パワーオンリセット信号ＶＦＲが入力された
ときはこれを有効とするものである、。In this way, the function of the flip-flop by the NOR gates G, , G4 is as follows: when the power is turned on, the microprogram RO
The reset signal input to M6 is the external reset signal V
Even if OR is input, the power-on reset signal VFR is prioritized and valid, and the external reset signal VOa that is input independently from the outside during normal operation is valid, and the power-on reset signal VFR is input. This shall be valid when the
以上説明したように本発明は、特定の内部回路に対して
は、外部リセット及びパワーオンリセットの両方を行う
ことができ、また、外部リセット信号及びパワーオンリ
セット信号が同時に入力されたときは何れか一方を有効
とし、これらがそれぞれ単独に入力されたときにはこれ
らをそれぞれ有効とする機能をもたせる構成とすること
により、外部の周辺回路との同期をとることができると
共に電源電圧降下の検出及びその対応策を講することが
でき、また、リセット及びリセット解除のタイミングを
それぞれの内部回路に応じて変えることができるので、
例えば、マイクロプログラムＲＯＭを他の内部回路より
一足先にリセット解除させてリセットルーチンを動作さ
せ、外部リセット信号によりリセット解除されたらすぐ
に全体の動作を可能とすることができ、立上り時間を短
縮することができる効果がある。As explained above, the present invention can perform both an external reset and a power-on reset for a specific internal circuit, and when an external reset signal and a power-on reset signal are input at the same time, By configuring the configuration to have a function that enables one of the two inputs and enables each of them when they are input independently, it is possible to synchronize with external peripheral circuits, and also to detect power supply voltage drops and their effects. Countermeasures can be taken, and the timing of reset and reset release can be changed according to each internal circuit, so
For example, it is possible to release the reset routine on the microprogram ROM one step ahead of other internal circuits and enable the entire operation as soon as the reset is released by an external reset signal, thereby reducing the startup time. There is an effect that can be done.
第１図は零相１の発明の一実施例を示すブロック図、第
２図、第３図はそれぞれ第１図に示された実施例の動作
を説明するための各部信号の波形雄側の動作を説明する
ための各部信号の波形図である。
１・・・バッファ回路、２・・・パワーオンリセット回
路、３・・・ＯＲゲート、４，４Ａ〜４ｃ・・・内部回
路、５・・・リセット信号制御回路、６・・・マイクロ
プログ−ｙムＲＯＭ、ｃｒ、−ＮＯＲゲート、Ｇ２・・
・ＡＮＤゲート、Ｇ３．Ｇ４・・・ＮＯＲゲート、Ｇ５
・・・ＡＮＤゲート、Ｇ６・・・ＯＲゲート。
代理人 弁理士 内 原 音
見 １ ｙ
’ｖ’ｇ ｆｆ−〜−
ゝｉ’ｃｃ−−〜１−−−−
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： ；
■５−一」ρｍ
肩 ４ 図
筋 ５ 図
第 ６ 図
肩７図FIG. 1 is a block diagram showing an embodiment of the zero-phase 1 invention, and FIGS. 2 and 3 are waveforms of the male side signals of each part to explain the operation of the embodiment shown in FIG. 1. FIG. 4 is a waveform diagram of signals of various parts for explaining the operation. DESCRIPTION OF SYMBOLS 1... Buffer circuit, 2... Power-on reset circuit, 3... OR gate, 4,4A-4c... Internal circuit, 5... Reset signal control circuit, 6... Micro program. ym ROM, cr, -NOR gate, G2...
・AND gate, G3. G4...NOR gate, G5
...AND gate, G6...OR gate. Agent Patent Attorney Otomi Uchihara 1 y 'v'g ff--- ゝi'cc---1--- □: ; ■5-1'' ρm Shoulder 4 Figure muscle 5 Figure 6 Figure shoulder 7 figure
Claims (2)
ルより低下したときパワーオンリセット信号を出力する
パワーオンリセット回路と、外部リセット信号を入力す
る外部リセット端子と、前記パワーオンリセット信号及
び外部リセット信号の両方を伝達するゲート回路と、こ
のゲート回路の出力信号によりリセット及びリセット解
除される特定の内部回路とを有することを特徴とする大
規模集積回路。(1) A power-on reset circuit that outputs a power-on reset signal when the power is turned on or when the power supply voltage drops below a predetermined level, an external reset terminal that inputs an external reset signal, and the power-on reset signal and A large-scale integrated circuit comprising a gate circuit that transmits both an external reset signal and a specific internal circuit that is reset and released from reset by the output signal of the gate circuit.
ルより低下したときパワーオンリセット信号を出力する
パワーオンリセット回路と、外部リセット信号を入力す
る外部リセット端子と、前記パワーオンリセット信号及
び外部リセット信号が入力されたときにはこれらの何れ
か一方を有効とし、前記パワーオンリセット信号及び外
部リセット信号がそれぞれ単独で入力されたときはこれ
らそれぞれを有効として出力するリセット信号制御回路
と、このリセット信号制御回路の出力信号によりリセッ
ト及びリセット解除される特定の内部回路とを有するこ
とを特徴とする大規模集積回路。(2) A power-on reset circuit that outputs a power-on reset signal when the power is turned on or when the power supply voltage drops below a predetermined level; an external reset terminal that inputs an external reset signal; a reset signal control circuit that makes one of these valid when an external reset signal is input, and outputs the power-on reset signal and the external reset signal as valid when each is input alone; 1. A large-scale integrated circuit comprising a specific internal circuit that is reset and released from reset by an output signal of a signal control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050065A JPH01223521A (en) | 1988-03-02 | 1988-03-02 | Large scale integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050065A JPH01223521A (en) | 1988-03-02 | 1988-03-02 | Large scale integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223521A true JPH01223521A (en) | 1989-09-06 |
Family
ID=12848593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050065A Pending JPH01223521A (en) | 1988-03-02 | 1988-03-02 | Large scale integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223521A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153777A (en) * | 1995-11-28 | 1997-06-10 | Mitsubishi Electric Corp | Semiconductor device and comparison circuit |
| US7057947B2 (en) | 2001-12-19 | 2006-06-06 | Kabushiki Kaisha Toshiba | Semiconductor device, nonvolatile semiconductor memory, system including a plurality of semiconductor devices or nonvolatile semiconductor memories, electric card including semiconductor device or nonvolatile semiconductor memory, and electric device with which this electric card can be used |
-
1988
- 1988-03-02 JP JP63050065A patent/JPH01223521A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153777A (en) * | 1995-11-28 | 1997-06-10 | Mitsubishi Electric Corp | Semiconductor device and comparison circuit |
| US7057947B2 (en) | 2001-12-19 | 2006-06-06 | Kabushiki Kaisha Toshiba | Semiconductor device, nonvolatile semiconductor memory, system including a plurality of semiconductor devices or nonvolatile semiconductor memories, electric card including semiconductor device or nonvolatile semiconductor memory, and electric device with which this electric card can be used |
| US7317652B2 (en) | 2001-12-19 | 2008-01-08 | Kabushiki Kaisha Toshiba | Semiconductor device, nonvolatile semiconductor memory, system including a plurality of semiconductor devices or nonvolatile semiconductor memories, electric card including semiconductor device or nonvolatile semiconductor memory, and electric device with which this electric card can be used |
| US7633826B2 (en) | 2001-12-19 | 2009-12-15 | Kabushiki Kaisha Toshiba | Semiconductor device, nonvolatile semiconductor memory, system including a plurality of semiconductor devices or nonvolatile semiconductor memories, electric card including semiconductor device or nonvolatile semiconductor memory, and electric device with which this electric card can be used |
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