JPH01223693A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ダイナミック型半導体記憶装置に関し、特
に、少ない消費電力で基板バイアス電圧を発生すること
が可能なダイナミック型半導体記憶装置に関する。

［従来の技術］ 近年、パーソナルコンピュータ（以下ＰＣと略す）の普
及が著しい。特に、最近では、携帯型ＰＣに対する需要
が増大している。携帯型ＰＣに用いられる記憶装置は、
バッテリバックアップ（電池保持）が可能な、低消費電
力のものが要求される。

このような記憶装置として、通常、ダイナミック型半導
体記憶装置またはスタチック型半導体記憶装置が用いら
れる。このうちダイナミック型半導体記憶装置は、ＭＯ
Ｓキャパシタに情報電荷を蓄積するという原理を利用し
ている。しかし、接合リークなどにより蓄積電荷が徐々
に失われるため、成る一定時間ごとに蓄積情報を再書込
みする必要がある。この再書込動作をリフレッシュとい
う。携帯用ＰＣにおいてダイナミック型半導体記憶装置
を用いた場合、バッテリバックアップ時においても、一
定時間ごとにリフレッシュを行なう必要がある。

一方、ダイナミック型半導体記憶装置では、ＲＡＳオン
リーリフレッシュ、ＣＡＳビフォアＲＡＳリフレッシュ
などの通常のリフレッシュモードは、外部クロック信号
により１サイクルずつ制御されて実行される。したがっ
て、バッテリバックアップ時にこのような通常のリフレ
ッシュモードを用いるのは、複雑な制御が必要となり好
ましくない。

そこでこの問題を解決するため、たとえば、山田他「Ａ
ｕｔｏ／５ｅｌｆ　　Ｒｅｆｒｅｓｈ機能内蔵６４Ｋｂ
ｉｔ　　ＭＯＳダイナミックＲＡＭＪと題された電子通
信学会論文誌（８３／１　　ｖ。

１、　　Ｊ６６−Ｃ，Ｎｏ、　　１．　　ｐｐ、　６２
−６９．　）に示されているように、アドレスカウンタ
とタイマを内蔵して、自動的にリフレッシュ動作を続行
するという、セルフリフレッシュ（自己リフレッシュ）
モードを有するダイナミック型半導体記憶装置が考案さ
れ、商用に供されている。

このセルフリフレッシュ動作は、前述の文献に詳しく記
載されているが、以下に簡単に説明する。

ダイナミック型半導体記憶装置の待機状態と動作状態と
を制御する信号ＲＡＳを高レベル（待機状態）に保ち、
リフレッシュ制御信号ＲＥＦをタイマのセット時間（１
６μｓ以下の時間）以上低レベルに保持し続けると、セ
ルフリフレッシュモードが開始され、内蔵タイマによっ
てセットされた１６μｓ以下の時間ごとにリフレッシュ
アドレスカウンタが動作し、そのロウアドレスが選択さ
れてリフレッシュされる。ＲＥＦを低レベルに保持し続
ける限り、たとえば６４にの場合、このセルフリフレッ
シュモードが継続され、通常のリフレッシュモードと同
様に２ｍｓ以下の時間ごとに１２８サイクルのリフレッ
シュが行なわれ、全メモリセルがリフレッシュされる。

第１０図は、従来のセルフリフレッシュ（自己リフレッ
シュ）モードを有するダイナミック型半導体記憶装置の
基板バイアス電圧発生回路を示す回路図である。

第１０図を参照して、この基板バイアス電圧発生回路４
１は、リングオシレータ４１１とリングオシレータ４１
１の出力信号を受けるチャージポンプ用のキャパシタＣ
と、ＮチャネルＭＯＳトランジスタＱ、とＱ２とを含む
。なお、Ｎ１１は内部ノード、Ｖｌｌ［１はこの基板バ
イアス電圧発生回路４１の出力を示す。

第１１図は、第１０図に示された基板バイアス電圧発生
回路の動作を説明するための波形図である。第１０図と
第１１図を参照して、以下に動作について簡単に説明す
る。

まず、リングオシレータ４１１の出力信号φＣ−の立上
がりの電圧信号がチャージポンプ用のキャパシタＣに印
加されると、容量結合によりノードＮａの電位が上昇す
る。するとトランジスタＱ、がオンするので、ノードＮ
Ｂの電位はトランジスタＱ、のしきい値電圧にクランプ
される。次に、φｃＰの立下がりの電圧信号が印加され
ると、容量結合によりノードＮＢの電位は低下するが、
今度はトランジスタＱ２がオンするので、出力Ｖａらの
電圧レベルは低下し、ノードＮＢの電位はトランジスタ
Ｑ２のしきい値電圧に等しい負の電位にクランプされる
。このようなサイクルは何度か続くことにより、出力Ｖ
Ｂ［１のレベルは徐々に低下し所定の負電位になる。

ところが、ダイナミック型半導体記憶装置の待機状態に
おいては、この基板バイアス電圧発生回路における消費
電流は電力消費の大部分を占めるので、これを低減する
ために、たとえば、Ｗ、　Ｌ。

Ｍａｒｔｉｎｏ他ｒＡｎ　　０ｎ−Ｃｈ　ｉ　ｐ　　Ｂ
ａｃｋ−Ｂｉａｓ　　Ｇｅｎｅｒａｔｏｒ　　ｆｏｒＭ
ＯＳ　　Ｄｙｎａｍｉｃ　　ＭｅｍｏｒｙＪと題された
Ｉ　ＥＥＥ　　ＪＯＵＲＮＡＬ　（Ｓｏ　１　ｉ　ｄ−
３ｔａｔｅ　　Ｃ１ｒｃｕｉｔｓ、ｖｏｌ、５Ｃ−１５
、Ｎｏ、５．　　ｐｌ）、８２０−８２６．ｏｃｔ。

１９８０）に記載されているように、基板バイアス電圧
発生回路を間欠動作させる方法が考案されている。

第１２図は、間欠動作することが可能な基板バイアス電
圧発生回路を示す回路図である。

第１２図を参照して、この基板バイアス電圧発生回路は
第１０図と比較して、さらに、基板電位検出回路４４２
と、その検出信号に応答してリングオシレータ４４１を
制御するための制御回路４４３とを含む。

動作において、基板電位検出回路４４２により、基板電
圧（出力Ｖ［ＩＢの電圧）を常時監視して、これが所定
のレベルに到達した後は、制御回路４４３によりリング
オシレータ４４１の発振を停止させ、この部分の消費電
力を低減させるものである。なお、基板電位が何らかの
理由により所定のレベルより浅くなれば、再びリングオ
シレータ４４１を動作させるように構成されている。

［発明が解決しようとする課題］ 従来のダイナミック型半導体記憶装置は、以上のように
構成されているので、通常モード動作時およびセルフリ
フレッシュモード動作時のいずれにおいても、基板バイ
アス電圧発生回路が同じ電力量を消費するので、たとえ
ばバッテリバックアップ時等おいて不必要な電力消費を
もたらすという課題があった。

この発明は、上記のような課題を解消するためになされ
たもので、セルフリフレッシュモードにおける基板バイ
アス電圧発生回路の消費電力を通常の動作モード時より
も小さくすることにより、不必要な電力消費が減じられ
たダイナミック型半導体記憶装置を得ることを目的とす
る。

［課題を解決するための手段］ この発明に係るダイナミック型半導体記憶装置は、リン
グオシレータ回路手段を有する基板電圧発生手段と、外
部からの状態制御信号に応答して制御信号を発生する制
御信号発生手段と、基板電圧発生手段の出力電圧と制御
信号とに応答してリングオシレータ回路手段を制御する
ためのリングオシレータ制御手段とを含む。

［作用］ この発明におけるダイナミック型半導体記憶装置は、リ
ングオシレータ制御手段が基板電圧発生手段の出力電圧
および制御信号に応答してリングオシレータ回路手段の
動作を制御するので、セルフリフレッシュモードでの動
作における基板電圧発生手段の出力電圧を、通常モード
の動作時または待機モード時における値よりも絶対値で
小さな値にすることができ、したがって、セルフリフレ
ッシュモードにおける消費電流を減少させることができ
る。

［発明の実施例］ 第２図は、この発明に係るダイナミック型半導体記憶装
置を示す概略ブロック図である。

第２図を参照して、このダイナミック型半導体記憶装置
は、基板バイアス電圧発生回路３と、端子１に外部から
与えられる信号に応答してセルフリフレッシュ制御信号
φ、を発生するセルフリフレッシュ制御信号発生回路２
とを含む。セルフリフレッシュ制御信号φ、は基板バイ
アス電圧発生回路３およびリフレッシュ制御回路９１に
与えられる。セルフリフレッシュ動作において、リフレ
ッシュ制御回路９１は、セルフリフレッシュ制御信号φ
、に応答してアドレス切換回路９４を制御し、アドレス
バッファ９５にリフレッシュアドレスカウンタ９３によ
り発生された内部アドレス信号を供給する。この内部ア
ドレス信号により、メモリセルアレイ９６のワード線が
活性化されて、メモリセルがリフレッシュされる。アド
レスカウンタ９３の歩進は、内蔵のタイマ９２によりリ
フレッシュ制御回路９１を通じて行なわれ、これにより
順次ワード線が活性化されて全メモリセルがリフレッシ
ュされる。

第１図は、この発明によるダイナミック型半導体記憶装
置の基板バイアス電圧発生回路の一実施例を示すブロッ
ク図である。

第１図を参照して、第１０図と比較すると、この基板バ
イアス電圧発生回路は、セルフリフレッシュ制御信号φ
、および出力Ｖａａの電圧に応答して基板電位検出回路
３２１が動作する点が異なる。すなわち、この基板バイ
アス電圧発生回路は、リングオシレータ３１１を含み基
板バイアス電圧を発生する基板バイアス電圧発生部３１
と、外部からの状態制御信号に応答して動作するセルフ
リフレッシュ制御信号発生回路２と、基板電位検出回路
３２１および制御回路３２２を含む制御部３２とを含む
。

動作において、基板電位検出回路３２１により基板電圧
（Ｖｉｌ　１３の電圧）を常時監視して、これの所定の
レベルの範囲内において、制御回路３２２を介してリン
グオシレータ３１１の発振の作動と停止が行なわれる。

ここで、基板電位検出回路３２１はセルフリフレッシュ
制御信号φＳに応答して動作しており、セルフリフレッ
シュモード時においてリングオシレータ３１１を特別に
間欠動作させる。

第３図および第４Ａ図は、いずれもセルフリフレッシュ
制御信号発生回路２の一例を示す回路図である。

第３図は、外部から専用の制御信号Ｔ、が与えられる場
合で、低レベルの外部信号Ｔｓが与えられたときインバ
ータ２１は高レベルの出力信号φ、を出力する。信号Ｔ
、が高レベルまたはオーブン状態となったとき、インバ
ータ２１の入力は高抵抗Ｒ５によりプルアップされるの
で、インバータ２１は低レベルの信号φ、を出力する。

第４八凶は、外部からのＲＡＳ信号およびＣＡｇ信号を
利用する場合で、ＲＡＳ信号はＲＳフリップフロップ２
２のセット人力Ｓに、また、ＣＡｇ信号はＲＳフリップ
フロップ２２のリセット人力Ｒに入力される。ＲＳフリ
ップフロップの一方出力Ｑが比較器２３の入力に接続さ
れる。タイマ２４は比較回路２３に接続される。

第４Ｂ図は、第４Ａ図の動作を説明するためのタイミン
グチャートである。

動作において、ＣＡＳビフォアＲＡＳリフレッシュ状態
では、フリップフロップ２２がセットされ、出力ＣｂＲ
が高レベルになる。タイマ２４はこの後動作し、成る一
定時間Ｔの聞出力ＣｂＲが高レベルのとき比較回路２３
が高レベルの信号φ、を出力する。ＣＡｇ信号が高レベ
ルになったときフリップフロップ２２がリセットされ、
出力ＣｂＲが低レベルとなり信号φ、が低レベルとなる
。

第５図は、第１図の基板バイアス電圧発生回路の動作を
説明するためのタイミングチャートである。以下に、第
１図および第５図を参照して、この基板バイアス電圧発
生回路の動作を説明する。

まず、セルフリフレッシュ制御信号φ、が高レベルのと
き、すなわちセルフリフレッシュモード時の動作につい
て説明する。

この基板バイアス電圧発生回路は、時刻ｔｏから動作を
開始するものとする。リングオシレータ３１１の出力信
号φ（Ｐによるチャージポンプ作用により、出力Ｖａａ
のレベルが低下し始める。

時刻ｔ、において、出力Ｖａｌｌが所定のレベルＶＩｓ
ＩＬＬに到達すると、基板電位検出回路３２１は低レベ
ルの検出信号φ０を出力し、制御回路３２２がこれを受
けて時刻ｔｌＱにおいて低レベルの制御信号φ。を出力
しリングオシレータ３１１の発振を停止させる。

その後、出力Ｖａａのレベルは、何らかの原因によりｖ
、ａ　Ｌよりも高いｖ、ａ　Ｎになると、基板電位検出
回路３２１はこれを検出し、高レベルの検出信号φ０を
出力する。リングオシレータ３１１はこの検出信号φ０
に応答して発生された制御信号φ。を受けて時刻ｔ２Ｇ
において発振を再開する。

一方、セルフリフレッシュ制御信号φ、が低レベルのと
き、すなわち通常モードの動作において、時刻ｔ、ない
しｔｏの時間が長くなり、出力ＶａＳの電位が深くなる
。

このように、第１図の基板バイアス電圧発生回路では、
セルフリフレッシュモード時に、出力Ｖａらの電圧をｖ
、ａ　Ｍないしｖｌｌａ　Ｌの浅い範囲内に制御するこ
とができ、その時の消費電流を減少させることができる
。

第６図は、この発明に用いられるリングオシレータの回
路の一例を示す回路図である。

第６図を参照して、このリングオシレータ３１１は、直
列に接続された奇数段のインバータＩ。

ないし！。と、２つの入力を有し奇数段接続のインバー
タの出力に一方入力が接続されたＡＮＤゲートＡｎとを
含む。ＡＮＤゲートＡｎの他方入力には、制御信号φＣ
，が与えられる。ＡＮＤゲートＡｎの出力と奇数段接続
のインバータとの入力とが一体接続される。この回路に
より、リングオシレータ３１１は制御信号φＣ１に応答
してその発振動作の始動と停止が制御される。

第７Ａ図および第７Ｂ図は、この発明において使用され
る基板電位検出回路の一例を示す回路図と、回路内のノ
ード点の電圧ヒステリシスを示すグラフである。

第７Ａ図を参照して、この基板電位検出回路は、基板バ
イアス電圧発生回路の出力Ｖ［１［１の電圧を受け、セ
ルフリフレッシュ制御信号φ、に応答して動作する制御
部と、制御部に結合されヒステリシス動作を行なうヒス
テリシス回路部とを含む。

制御部は、ＰチャネルＭＯ３）ランジスタＱ、とＮチャ
ネルＭＯＳ）ランジスタＱ、とＱ、との直列接続と、Ｎ
チャネルＭＯＳトランジスタＱ６とＱフとの並列接続と
が直列に接続される。トランジスタＱ、とＱ、のゲート
が接地ＶＳＳに接続される。トランジスタＱ、とＱ４と
の接続点がノードＮ、を構成する。トランジスタＱ４と
Ｑｓとの接続点がノードＮ２を構成する。トランジスタ
Ｑ、とＱ、との接続点がノードＮ、を構成する。トラン
ジスタＱ６とＱｙそれぞれの一方端子が結合されノード
Ｎ、を構成し、そこに基板バイアス電圧発生回路の出力
Ｖａａが接続される。トランジスタＱ、のゲートにセル
フリフレッシュ制御信号φ、が与えられる。

ヒステリシス回路部は、ＰチャネルＭＯ８）ランジスタ
Ｑ８とＱ＋ｏおよびＮチャネルＭＯＳトランジスタＱ９
とＱ＋＋　とからなるフリップフロップ回路と、Ｐチャ
ネルＭＯ８）ランジスタＱ。

２とＮチャネルＭＯＳトランジスタＱ＋ａとからなるイ
ンバータとを含む。トランジスタＱ、とＱ９との接続点
はノードＮ、に接続される。トランジスタＱ＋ｏ　とト
ランジスタＱ＋＋との接続点がノードＮ、を構成し、イ
ンバータの入力に接続される。インバータの出力から、
検出信号φ。が出力される。

以下の記載において、説明を簡単にするために、Ｎチャ
ネルトランジスタロ４ないしＱ、のしきい値電圧はすべ
て１ｖであると仮定する。また、セルフリフレッシュ制
御信号φ、は、通常のモードにおいては低レベルであり
、セルフリフレッシュモードにおいては高レベルとなる
ような信号とする。さらに、検出信号φ口゛が高レベル
のときリングオシレータは発振され、低レベルのときは
リングオシレータの発振が停止されるものとする。

まず、通常のモードにおける動作について説明する。出
力Ｖ＆１１が浅い場合、たとえばＯｖのときは、トラン
ジスタＱ、とＱ６のしきい値電圧により、ノードＮ２が
０７以上のレベルにもたらされる。よって、トランジス
タＱ、はオフする。ノードＮ、はトランジスタＱｓによ
り高レベルにもたらされる。したがって、検出信号φ。

は高レベルであり、出力ＶＩＳ＆のレベルは、第１０図
で説明したように、リングオシレータにより深くなって
ゆく。

出力Ｖａａが一３ｖより深くなると、ノードＮ２はトラ
ンジスタＱ、とＱ、のしきい値電圧により一１■より低
いレベルにもたらされる。よって、トランジスタＱ、が
オンする。すなわち、トランジスタＱ８とＱ４がともに
オンすることになるが、トランジスタＱ、とＱ、のコン
ダクタンスの比を適切に選ぶことにより、ノードＮ、を
低レベルにもたらすことができる。このとき低レベルの
検出信号φ０が出力されるので、リングオシレータの発
振が停止され、消費電流が低減される。その後、何らか
の理由により出力Ｖａａが一３ｖより浅くなると、再び
検出信号φｐが高レベルとなって、リングオシレータの
発振が再開される。

ここでヒステリシス回路部において、ノードＮ、が出力
ＶＩＳ［Ｓの電圧の変化を受けて、高レベルから低レベ
ルに下がろうとする場合、ノードＮ。

はトランジスタＱＢにより高レベルにもたらされている
ので、低レベルになるのに時間がかかる。

しかし、ノードＮ、がトランジスタＱ＋ｏにより高レベ
ルにもたらされれば、ノードＮ、はトランジスタＱ９を
介して急速に低レベルにもたらされる。逆に、ノードＮ
、が低レベルから高レベルに変化する場合も、同様に成
る幅をもって変化するので、第７Ｂ図に示したように、
ノードＮ、の電圧はヒステリシスをもって変化する。し
たがって、基板バイアス電圧発生回路の出力ＶＢ［Ｉは
、所定のレベルＶａ　ａ　ｓに対し第８図に示すように
ヒステリシスをもって変化する。

第８図は、基板バイアス電圧発生回路の出力電圧と検出
信号φ０との変化の対応を示すグラフである。

次に、再び第７Ａ図を参照して、セルフリフレッシュモ
ード時の動作について説明する。この場合、セルフリフ
レッシュ制御信号φ、が高レベルであるので、トランジ
スタＱ７がオンし、したがって、ノードＮ３とＮ、は同
じ電位にもたらされる。基板バイアス電圧発生回路の出
力Ｖａａのレベルが一２ｖより深くなるとリングオシレ
ータの発振が停止する。すなわち、通常モードにおける
動作よりも出力Ｖａａのレベルが浅く制御されるので、
リングオシレータに供給すべき電荷量が少なくてよ＜、
シたがって消費電力が低減される。

第９図は、この発明によって使用される制御回路の一例
を示す回路図である。第９図は、第１図に示された制御
回路３２２の最も簡単な例であり、遅延用バッファ３２
３が示される。

［発明の効果コ 以上のように、この発明によれば、リングオシレータ回
路手段を有する基板電圧発生手段と、その出力電圧およ
び状態制御信号に応答してリングオシレータ回路手段を
制御するリングオシレータ制御手段とを含むので、セル
フリフレッシュモード時における動作時の消費電流を減
少させることができ、電力消費量が減じられたダイナミ
ック型半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図は、この発明による基板バイアス電圧発生回路の
一実施例を示すブロック図である。第２図は、この発明
が適用されるダイナミック型半導体記憶装置を示す概略
のブロック図である。第３図および第４Ａ図は、それぞ
れこの発明において使用されるセルフリフレッシュ制御
信号発生回路の具体例を示す回路図およびブロック図で
ある。 第４Ｂ図は、第４Ａ図の動作を説明するためのタイミン
グチャートである。第５図は、第１図の動作を説明する
ためのタイミングチャートである。 第６図は、この発明において使用されるリングオシレー
タの一例を示す回路図である。第７Ａ図は、この発明に
おいて使用される基板電位検出回路の一例を示す回路図
である。第７Ｂ図は、第７Ａ図の回路のヒステリシスを
示すグラフである。第８図は、第７Ａ図の動作を説明す
るための電圧変動を示すグラフである。第９図は、この
発明において使用される制御回路の一例を示す図である
。第１０図、は、従来の基板バイアス電圧発生回路の一
例を示すブロック図である。第１１図は、第１０図の動
作を説明するためのタイミングチャートである。第１２
ｖ！Ｊは、従来の基板バイアス電圧発生回路の他の例を
示すブロック図である。 図において、１は外部端子、２はセルフリフレッシュ制
御信号発生回路、３は基板バイアス電圧発生回路、３１
は基板バイアス電圧発生部、３２はリングオシレータ制
御部、３１１はリングオシレータ、３２１は基板電位検
出回路、３２２は制御回路、４１は従来の基板バイアス
電圧発生回路、４１１はリングオシレータ、４４２は基
板電位検出回路、４４３は制御回路である。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 セルフリフレッシュ機能を有するダイナミック型半導体
   記憶装置であって、 リングオシレータ回路手段を有し、基板バイアス電圧を
   発生するための基板電圧発生手段と、外部から前記半導
   体記憶装置の状態を制御するための状態制御信号を受け
   、制御信号を発生するための制御信号発生手段と、 前記基板電圧発生手段の出力電圧および前記制御信号に
   応答して、前記リングオシレータ回路手段を制御するた
   めのリングオシレータ制御手段とを含む、ダイナミック
   型半導体記憶装置。