JPH01213892A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ダイナミック型半導体記憶装置に関し、特
に、少ない消費電力で基板バイアス電圧を発生すること
が可能なダイナミック型半導体記憶装置に関する。

［従来の技術］ 近年、パーソナルコンピュータ（以下ＰＣと略す）の普
及が著しい。特に、最近では、携帯型ＰＣに対する需要
が増大している。携帯型ＰＣに用いられる記憶装置は、
バッテリバックアップ（電池保持）が可能な、低消費電
力のものが要求される。

このような記憶装置として、通常、ダイナミック型半導
体記憶装置またはスタチック型半導体記憶装置が用いら
れる。このうちダイナミック型半導体記憶装置は、ＭＯ
Ｓキャパシタに情報電荷を蓄積するという原理を利用し
ている。しかし、接合リークなどにより蓄積電荷が徐々
に失われるため、成る一定時間ごとに蓄積情報を再書込
みする必要がある。この再書込動作をリフレッシュとい
う。携帯用ＰＣにおいてダイナミック型半導体記憶装置
を用いた場合、バッテリバックアップ時においても、一
定時間ごとにリフレッシュを行なう必要がある。

一方、ダイナミック型半導体記憶装置では、１τ丁オン
リーリフレッシュ、ＣＡＳビフォアＨ百リフリフレッシ
ュの通常のリフレッシュモードは、外部クロック信号に
より１サイクルずつ制御されて実行される。したがって
、バッテリバックアップ時にこのような通常のリフレッ
シュモードを用いるのは、複雑な制御が必要となり好ま
しくない。

そこでこの問題を解決するため、たとえば、山田能ｒＡ
ｕｔｏ／５ｅｌｆ　　Ｒｅｆｒｅｓｈ機能内蔵６４Ｋｂ
ｉｔ　　ＭＯＳダイナミックＲＡＭＪと題された電子通
信学会論文誌（８３／１　　ｖ。

１、Ｊ６６−Ｃ，Ｎｏ、１．ｐｐ、６２−６９．）に示
されているように、アドレスカウンタとタイマを内蔵し
て、自動的にリフレッシュ動作を続行するという、セル
フリフレッシュ（自己リフレッシュ）モードを有するダ
イナミック型半導体記憶装置が考案され、商用に供され
ている。

このセルフリフレッシュ動作は、前述の文献に詳しく記
載されているが、以下に簡単に説明する。

ダイナミック型半導体記憶装置の待機状態と動作状態と
を制御する信号ＲＡＳを高レベル（待機状態）に保ち、
リフレッシュ制御信号ＲＥＦをタイマのセット時間（１
６μｓ以下の時間）以上低レベルに保持し続けると、セ
ルフリフレッシュモードが開始され、内蔵タイマによっ
てセットされた１６μｓ以下の時間ごとにリフレッシュ
アドレスカウンタが動作し、そのロウアドレスが選択さ
れてリフレッシュされる。ＲＥＦを低レベルに保持し続
ける限り、たとえば６４にの場合、このセルフリフレッ
シュモードが継続され、通常のリフレッシュモードと同
様に２ｍｓ以下の時間ごとに１２８サイクルのリフレッ
シュが行なわれ、全メモリセルがリフレッシュされる。

第１５図は、従来のセルフリフレッシュ（自己リフレッ
シュ）モードを有するダイナミック型半導体記憶装置の
基板バイアス電圧発生回路を示す回路図である。

第１５図を参照して、この基板バイアス電圧発生回路４
１は、リングオシレータ４１１とリングオシレータ４１
１の出力信号を受けるチャージポンプ用のキャパシタＣ
と、ＮチャネルＭＯ３）ランジスタＱ１とＱ２とを含む
。なお、ＮＢは内部ノード、ＶａＢはこの基板バイアス
電圧発生回路４１の出力を示す。

第１６図は、第１５図に示された基板バイアス電圧発生
回路の動作を説明するための波形図である。第１５図と
第１６図を参照して、以下に動作について簡単に説明す
る。

まず、リングオシレータ４１１の出力信号φ。

Ｐの立上がりの電圧信号がチャージポンプ用のキャパシ
タＣに印加されると、容量結合によりノードＮＢの電位
が上昇する。するとトランジスタＱ、がオンするので、
ノードＮ、の電位はトランジスタＱ、のしきい値電圧に
クランプされる。次に、φＯＰの立下がりの電圧信号が
印加されると、容量結合によりノードＮａの電位は低下
するが、今度はトランジスタＱ２がオンするので、出力
ｖＢ已の電圧レベルは低下し、ノードＮ８の電位はトラ
ンジスタＱ２のしきい値電圧に等しい負の電位にクラン
プされる。このようなサイクルは何度か続くことにより
、出力ＶＢ［１のレベルは徐々に低下し所定の負電位に
なる。

ところが、ダイナミック型半導体記憶装置の待機状態に
おいては、この基板バイアス電圧発生回路における消費
電流は電力消費の大部分を占めるので、これを低減する
ために、たとえば、Ｗ、　　Ｌ。

Ｍａｒｔｉｎｏ他「Ａｎ　　０ｎ−Ｃｈ　ｉ　ｐ　　Ｂ
ａｃｋ−Ｂｉａｓ　　Ｇｅｎｅｒａｔｏｒ　　ｆｏｒＭ
Ｏ８Ｄｙｎａｍｉｃ　　ＭｅｍｏｒｙＪと題されたＩＥ
ＥＥ　　ＪＯＵＲＮＡＬ（Ｓｏｌｉｄ−３ｔａｔｅ　　
Ｃ１ｒｃｕｉｔｓ、ｖｏｌ、５Ｃ−１５、Ｎｏ、５．ｐ
ｐ、８２０−８２６．ｏｃｔ。

１９８０）に記載されているように、基板バイアス電圧
発生回路を間欠動作させる方法が考案されている。

第１７図は、間欠動作することが可能な基板バイアス電
圧発生回路を示す回路図である。

第１７図を参照して、この基板バイアス電圧発生回路は
第１５図と比較して、さらに、基板電位検出回路４４２
と、その検出信号に応答してリングオシレータ４４１を
制御するための制御回路４４３とを含む。

動作において、基板電位検出回路４４２により、基板電
圧（出力Ｖａａの電圧）を常時監視して、これが所定の
レベルに到達した後は、制御回路４４３によりリングオ
シレータ４４１の発振を停止させ、この部分の消費電力
を低減させるものである。なお、基板電位が何らかの理
由により所定のレベルより浅くなれば、再びリングオシ
レータ４４１を動作させるように構成されている。

［発明が解決しようとする課題］ 従来のダイナミック型半導体記憶装置は、以上のように
構成されているので、通常モード動作時およびセルフリ
フレッシュモード動作時のいずれにおいても、基板バイ
アス電圧発生回路が同じ電力量を消費するので、たとえ
ばバッテリバックアップ時等おいて不必要な電力消費を
もたらすという課題があった。

この発明は、上記のような課題を解消するためになされ
たもので、セルフリフレッシュモードにおける基板バイ
アス電圧発生口路の消費電力を通常の動作モード時より
も小さくすることにより、不必要な電力消費が減じられ
たダイナミック型半導体記憶装置を得ることを目的とす
る。

［課題を解決するための手段］ この発明に係るダイナミック型半導体記憶装置は、リン
グオシレータ回路手段を有する基板電圧発生手段と、外
部からの状態制御信号に応答して制御信号を発生する制
御信号発生手段と、基板電圧発生手段の出力電圧と制御
信号とに応答してリングオシレータ回路手段を制御する
ためのリングオシレータ制御手段と、セルフリフレッシ
ュ動作の終了時に一時的に基板電圧発生手段の出力能力
を高める追加の基板電圧発生手段とを含む。

［作用］ この発明におけるダイナミック型半導体記憶装置は、リ
ングオシレータ制御手段が基板電圧発生手段の出力電圧
および制御信号に応答してリングオシレータ回路手段の
動作を制御するので、セルフリフレッシュモードでの動
作における基板電圧発生手段の出力電圧を、通常モード
の動作時または待機モード時における値よりも絶対値で
小さな値にすることができ、セルフリフレッシュモード
における消費電流を減少させることができる。

さらに、追加の基板電圧発生手段がセルフリフレッシュ
モードの終了を検出し、セルフリフレッシュモードの終
了時に一時的に基板電圧発生手段の出力能力を高める。

これにより、次に続くモードにおける動作を安定して確
実に行なうことができる。

［発明の実施例コ 第２図は、この発明に係るダイナミック型半導体記憶装
置を示す概略ブロック図である。

第２図を参照して、このダイナミック型半導体記憶装置
は、基板バイアス電圧発生回路３と、端子１に外部から
与えられる信号に応答してセルフリフレッシュ制御信号
φ、を発生するセルフリフレッシュ制御信号発生回路２
とを含む。セルフリフレッシュ制御信号φ、は基板バイ
アス電圧発生回路３およびリフレッシュ制御回路９１に
与えられる。セルフリフレッシュ動作において、リフレ
ッシュ制御回路９１は、セルフリフレッシュ制御信号φ
Ｓに応答してアドレス切換回路９４を制御し、アドレス
バッファ９５にリフレッシュアドレスカウンタ９３によ
り発生された内部アドレス信号を供給する。この内部ア
ドレス信号により、メモリセルアレイ９６のワード線が
活性化されて、メモリセルがリフレッシュされる。アド
レスカウンタ９３の歩道は、内蔵のタイマ９２によりリ
フレッシュ制御回路９１を通じて行なわれ、これにより
順次ワード線が活性化されて全メモリセルがリフレッシ
ュされる。

第１図は、この発明によるダイナミック型半導体記憶装
置の基板バイアス電圧発生回路の一実施例を示すブロッ
ク図である。

第１図を参照して、この基板バイアス電圧発生回路は、
リングオシレータ３１１を含み基板バイアス電圧を発生
する基板バイアス電圧発生部３１と、外部からの状態制
御信号に応答して動作するセルフリフレッシュ制御信号
発生回路２と、基板電位検出回路３２１および制御回路
３２２を含む制御部３２と、基板バイアス電圧発生部３
１の出力にその出力が結合された追加の基板バイアス電
圧発生部３３とを含む。

基板バイアス電圧発生部３１は、第１５図で説明された
従来の基板バイアス電圧発生回路４１とほぼ同じ構成で
ある。制御部３２は、セルフリフレッシュ制御信号発生
回路２と出力ＶＢ［１とに接続された基板電位検出回路
３２１と、それに接続されリングオシレータ３１１を制
御する制御回路３２２とを含む。追加の基板バイアス電
圧発生部３３は、セルフリフレッシュ終了検出回路３３
１と、制御回路３３２と、リングオシレータ３３３を有
する回路３３６とを含む。回路３３６は、基板バイアス
電圧発生部３１と同じ回路構成を持つ。

第３図および第４図は、いずれもセルフリフレッシュ制
御信号発生回路２の一例を示す回路図である。

第３図は、外部から専用の制御信号Ｔ、が与えられる場
合で、低レベルの外部信号Ｔ、が与えられたときインバ
ータ２１は高レベルの出力信号φ、を出力する。信号Ｔ
、が高レベルまたはオーブン状態となったとき、インバ
ータ２１の入力は高抵抗Ｒ３によりプルアップされるの
で、インバータ２１は低レベルの信号φ、を出力する。

第４図は、外部からの瓦τ１信号およびＣＡＳ信号を利
用する場合で、ＲＡＳ信号はＲＳフリップフロップ２２
のセット人力Ｓに、また、ＣＡＳ信号はＲＳフリッププ
ロップ２２のリセット人力Ｒに入力される。ＲＳフリッ
プフロップの一方出力Ｑが比較器２３の入力に接続され
る。タイマ２４は比較回路２３に接続される。

動作において、ＣＡＳビフォアＲＡＳリフレッシュ状態
では、フリップフロップ２２がセットされ、出力ＣｂＲ
が高レベルになる。タイマ２４はこの後動作し、成る一
定時間Ｔの聞出力ＣｂＲが高レベルのとき比較回路２３
が高レベルの信号φ８を出力する。ＣＡＳ信号が高レベ
ルになったときフリップフロップ２２がリセットされ、
出力ＣｂＲが低レベルとなり信号φ、が低レベルとなる
。

第５図は、第１図の基板バイアス電圧発生回路の動作を
説明するためのタイミングチャートである。以下に、第
１図および第５図を参照して、この基板バイアス電圧発
生回路の動作を説明する。

まず、セルフリフレッシュ制御信号φ、が高レベルのと
き、すなわちセルフリフレッシュモード時の動作につい
て説明する。

この基板バイアス電圧発生回路は、時刻１（、から動作
を開始するものとする。リングオシレータ３１１の出力
信号φＣＰによるチャージポンプ作用により、出力■Ｆ
ＳＩ１１のレベルが低下し始める。

時刻ｔ、において、出力Ｖｌ１１ａが所定のレベルＶ８
８Ｌ・に到達すると、基板電位検出回路３２１は低レベ
ルの検出信号φ０を出力し、制御回路３２２がこれを受
けて時刻ｔｅａにおいて低レベルの制御信号φ。を出力
しリングオシレータ３１１の発振を停止させる。

その後、出力Ｖａａのレベルは、何らかの原因によりＶ
ＢａＬよりも高いＶＢ８Ｈになると、基板電位検出回路
３２１はこれを検出し、高レベルの検出信号φ０を出力
する。リングオシレータ３１１はこの検出信号φ。に応
答して発生された制御信号φＣを受けて時刻ｔ２Ｑにお
いて発振を再開する。

このように、リフレッシュモード時において、主に制御
部３２がリングオシレータ３１１の間欠動作を制御する
のであるが、リフレッシュモード終了時において追加の
基板バイアス電圧発生部３３が動作する。

時刻ｔＨにおいて、セルフリフレッシュモードの動作が
終了し、同時にセルフリフレッシュ制御信号φ、が低レ
ベルに変化する。セルフリフレッシュ終了検出回路３３
１は、信号φ、に応答してワンショットパルスであるセ
ルフリフレッシュ終了信号φＥを出力する。制御回路３
３２は、この信号φＥに応答してリングオシレータ３３
３の発振を開始させる。このとき、リングオシレータ３
１１も信号φ、が低レベルに変化することによって発振
するので、時刻１Ｅから時刻ｔＦの期間において両方の
リングオシレータ３１１と３３３とが発振することにな
る。これにより、出力ＶＢａは急速に所定の深いレベル
Ｖａ　Ｂ　Ｄ　　（ＶＢ　ａ　ｏはｖ［１［ＩＬよりも
深いレベル）にもたらされる。

時刻ｔＦにおいて、基板電位検出回路３２１はレベルｖ
Ｂａ　Ｄを検出して低レベルの検出信号φ０を出力する
で、制御回路３２２と３３２から出力される制御信号φ
。、とφ。２は共に低レベルとなる。したがって、リン
グオシレータ３１１と３３３は共に発振動作を停止する
。

その後、他のモードにおいて、出力ＶＢ［ｌのレベルが
浅くなったとき、制御信号φ。１だけが高レベルになり
、リングオシレータ３１１だけが発振動作する。

このように、第１図の基板バイアス電圧発生回路では、
セルフリフレッシュモード時に、出力ＶＢｌ１１の電圧
をｖａ　ａ　ＨないしＶ１３［ＩＬの浅い範囲内に制御
することができ、その時の消費電流を減少させることが
できる。

第６図は、この発明に用いられるリングオシレータの回
路の一例を示す回路図である。

第６図を参照して、このリングオシレータ３１１は、直
列に接続された奇数段のインバータｌ。

ないしＩｎと、２つの入力を有し奇数段接続のインバー
タの出力に一方入力が接続されたＡＮＤゲー）−Ａｎと
を含む。ＡＮＤゲートＡｎの他方人力には、制御信号φ
ｃ１が与えられる。ＡＮＤゲートＡｎの出力と奇数段接
続のインバータとの入力とが一体接続される。この回路
により、リングオシレータ３１１は制御信号φＣ７に応
答してその発振動作の始動と停止が制御される。

第７図は、この発明において使用される基板電位検出回
路の一例を示す回路図と、回路内のノード点の電圧ヒス
テリシスを示すグラフである。

第７図を参照して、この基板電位検出回路は、基板バイ
アス電圧発生回路の出力Ｖａａの電圧を受け、セルフリ
フレッシュ制御信号φ、に応答して動作する制御部と、
制御部に結合されヒステリシス動作を行なうヒステリシ
ス回路部とを含む。

制御部は、ＰチャネルＭＯＳ）ランジスタＱ、とＮチャ
ネルＭＯＳ）ランジスタＱ４とＱ５との直列接続と、Ｎ
チャネルＭＯＳトランジスタＱ６とＱ７との並列接続と
が直列に接続される。トランジスタＱ３とＱ４のゲート
が接地Ｖｓｓに接続される。トランジスタＱ３とＱ４と
の接続点がノードＮ、を構成する。トランジスタＱ４と
Ｑｓとの接続点がノードＮ２を構成する。トランジスタ
Ｑ５とＱ６との接続点がノードＮ３を構成する。トラン
ジスタＱ、とＱ７それぞれの一方端子が結合されノード
Ｎ４を構成し、そこに基板バイアス電圧発生回路の出力
ＶｌｌＩＢが接続される。トランジスタＱ７のゲートに
セルフリフレッシュ制御信号φ、が与えられる。

ヒステリシス回路部は、ＰチャネルＭＯＳ）ランジスタ
Ｑ８とＱ＋ｏおよびＮチャネルＭＯＳトランジスタＱ９
とＱ＋＋　とからなるフリップフロップ回路と、Ｐチャ
ネルＭＯＳ）ランジスタＱ。

２とＮチャネルＭＯＳ）ランジスタＱＩ３とからなるイ
ンバータとを含む。トランジスタＱ８とＱ９との接続点
はノードＮ、に接続される。トランジスタＱ＋ｏとトラ
ンジスタＱ＋＋　との接続点がノードＮ３を構成し、イ
ンバータの入力に接続される。インバータの出力から、
検出信号φｐが出力される。

以下の記載において、説明を簡単にするために、Ｎチャ
ネルトランジスタロ４ないしＱ、のしきい値電圧はすべ
てＩＶであると仮定する。また、セルフリフレッシュ制
御信号φ、は、通常のモードにおいては低レベルであり
、セルフリフレッシュモードにおいては高レベルとなる
ような信号とする。さらに、検出信号φ０が高レベルの
ときリングオシレータは発振され、低レベルのときはリ
ングオシレータの発振が停止されるものとする。

まず、通常のモードにおける動作について説明する。出
力Ｖ［ｌ［１が浅い場合、たとえば０■のときは、トラ
ンジスタＱ、とＱ６のしきい値電圧により、ノードＮ２
がＯｖ以上のレベルにもたらされる。よって、トランジ
スタＱ４はオフする。ノードＮ、はトランジスタＱ、に
より高レベルにもたらされる。したがって、検出信号φ
０は高レベルであり、出力ＶＢ［ｌのレベルは、第１５
図で説明したように、リングオシレータにより深くなっ
てゆく。

出力Ｖ［ＩＢが一３Ｖより深くなると、ノードＮ２はト
ランジスタＱ、とＱ、のしきい値電圧により−ＩＶより
低いレベルにもたらされる。よって、トランジスタＱ、
がオンする。すなわち、トランジスタＱ、とＱ、がとも
にオンすることになるが、トランジスタＱ、とＱ、のコ
ンダクタンスの比を適切に選ぶことにより、ノードＮ、
を低レベルにもたらすことができる。このとき低レベル
の検出信号φ。が出力されるので、リングオシレータの
発振が停止され、消費電流が低減される。その後、何ら
かの理由により出力Ｖａａが一３ｖより浅くなると、再
び検出信号φ０が高レベルとなって、リングオシレータ
の発振が再開される。

二二でヒステリシス回路部において、ノードＮ、が出力
ＶＢ［１の電圧の変化を受けて、高レベルから低レベル
に下がろうとする場合、ノードＮ。

はトランジスタＱ８により高レベルにもたらされている
ので、低レベルになるのに時間がかかる。

しかし、ノードＮ、がトランジスタ（Ｌｏにより高レベ
ルにもたらされれば、ノードＮ、はトランジスタＱ９を
介して急速に低レベルにもたらされる。逆に、ノードＮ
、が低レベルから高レベルに変化する場合も、同様に成
る幅をもって変化するので、第７図に示したように、ノ
ードＮ１の電圧はヒステリシスをもって変化する。した
がって、基板バイアス電圧発生回路の出力Ｖａａは、所
定のレベルＶＢａ　ｓに対し第８図に示すようにヒステ
リシスをもって変化する。

第８図は、基板バイアス電圧発生回路の出力電圧と検出
信号φ０との変化の対応を示すグラフである。

次に、再び第７図を参照して、セルフリフレッシュモー
ド時の動作について説明する。この場合、セルフリフレ
ッシュ制御信号φ、が高レベルであるので、トランジス
タＱ、がオンし、したがって、ノードＮ、とＮ４は同じ
電位にもたらされる。基板バイアス電圧発生回路の出力
Ｖａａのレベルが一２Ｖより深くなるとリングオシレー
タの発振が停止する。すなわち、通常モードにおける動
作よりも出力ＶＢ［１のレベルが浅く制御されるので、
リングオシレータに供給すべき電荷量が少なくてよく、
したがって消費電力が低減される。

第９図は、この発明によって使用される制御回路の一例
を示す回路図である。第９図は、第１図に示された制御
回路３２２の最も簡単な例であり、遅延用バッファ３２
３が示される。

第１０図は、この発明によって使用されるセルフリフレ
ッシュ終了検出回路の一例を示す回路図である。このセ
ルフリフレッシュ終了検出回路３３１は、２人力を有す
るＮＯＲ素子Ｎｒと、遅延回路を構成するインバータ１
１ないしＩｍ　（ｍは奇数）とを含む。

第１１図は、第１０図の回路の動作の説明をするための
タイミングチャートである。第１１図に示すように、こ
の回路３３１はセルフリフレッシュ制御信号φ、に応答
して、セルフリフレッシュモード終了時に遅延回路によ
って決められる遅延時間Ｔｄに相当するパルス幅を有す
るワンショットパルスを終了検出信号φＥとして出力す
る。

第１２図は、この発明に使用される制御回路３３２の一
例を示す回路図である。この制御回路３３２は、ＲＳフ
リップフロップ３３４と、インバータ３３５とを含む。

フリップフロップ３３４のセット端子Ｓはセルフリフレ
ッシュ終了検出信号φ［を受けるように接続され、リセ
ット端子Ｒは、インバータ３３５により反転された検出
信号φＤを受けるように接続される。

動作において、フリップフロップ３３４は、セルフリフ
レッシュモード終了時に一時的に高レベルになった信号
φＥを受け、セットされ、高レベルの制御信号φｃ２を
出力する。これにより、前述のように、追加の基板バイ
アス電圧発生部３３のリングオシレータ３３３が活性化
される。なお、このとき既に、セルフリフレッシュ制御
信号φ。

は低レベルとなっているので、基板電位検出回路３２１
は通常モードにおける所定の深いレベルを検出するよう
になっている。

以上の実施例の説明において、基板バイアス電圧発生回
路のバイアス能力を一時的に高める手段として、追加の
基板バイアス電圧発生部を設けたものを示したが、これ
に限らず、たとえば、第１３図に示すようなリングオシ
レータの発振周波数を一時的に高める手段（Ｎチャネル
ＭＯＳトランジスタＱ＋ｓ）、または、第１４図に示す
ようなチャージポンプ用のキャパシタの容量を一時的に
増大させる手段（キャパシタＣ２およびＮチャネルＭＯ
ＳトランジスタＱ＋７とＱ＋ａ）などのいずれを用いて
も、同様の効果が得られる。

［発明の効果コ 以上のように、この発明によれば、リングオシレータ回
路手段を有する基板電圧発生手段と、その出力電圧およ
び状態制御信号に応答してリングオシレータ回路手段を
制御するリングオシレータ制御手段と、セルフリフレッ
シュ動作終了時に一時的に基板電圧発生手段の出力能力
を高める追加の基板電圧発生手段とを含むので、セルフ
リフレッシュモードでの電力消費量を減じることができ
、かつ、セルフリフレッシュモードの後のモードの動作
を安定して確実に行なうことができるダイナミック型半
導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図は、この発明による基板バイアス電圧発生回路の
一実施例を示すブロック図である。第２図は、この発明
が適用されるダイナミック型半導体記憶装置を示す概略
のブロック図である。第３図および第４図は、それぞれ
この発明において使用されるセルフリフレッシュ制御信
号発生回路の具体例を示す回路図およびブロック図であ
る。第５図は、第１図の動作を説明するためのタイミン
グチャートである。第６図は、この発明において使用さ
れるリングオシレータの一例を示す回路図である。第７
図は、この発明において使用される基板電位検出回路の
一例を示す回路図である。第８図は、第７図の動作を説
明するための電圧変動を示すグラフである。第９図は、
この発明において使用される制御回路３２２の一例を示
す図である。第１０図は、この発明において使用される
セルフリフレッシュ終了検出回路の一例を示す回路図で
ある。第１１図は、第１０図の動作を説明するためのタ
イミングチャートである。第１２図は、この発明におい
て使用されるルリ御回路３３２の一例を示す図である。 第１３図は、この発明の他の実施例に用いられる基板バ
イアス電圧発生回路のバイアス能力を一時的に高める手
段を示す回路図である。第１４図は、この発明のさらに
他の実施例において用いられる基板バイアス電圧発生回
路のバイアス能力を一時的に高める手段を示す回路図で
ある。第１５図は、従来の基板バイアス電圧発生回路を
示す回路図である。第１６図は、第１５図の動作を説明
するための波形図である。第１７図は、従来の他の基板
バイアス電圧発生回路を示す回路図である。 図において、１は外部端子、２はセルフリフレッシュ制
御信号発生回路、３は基板バイアス電圧発生回路、３１
は基゛板バイアス電圧発生部、３２はリングオシレータ
制御部、３３は追加の基板バイアス電圧発生部、３１１
と３３３はリングオシレータ、３２１は基板電位検出回
路、３２２と３３２は制御回路、３３１はセルフリフレ
ッシュ終了検出回路、４１は従来の基板バイアス電圧発
生回路、４１１はリングオシレータ、４４２は基板電位
検出回路、４４３は制御回路である。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 セルフリフレッシュ機能を有するダイナミック型半導体
   記憶装置であって、 リングオシレータ回路手段を有し、基板バイアス電圧を
   発生するための基板電圧発生手段と、外部から前記半導
   体記憶装置の状態を制御するための状態制御信号を受け
   、制御信号を発生するための制御信号発生手段と、 前記基板電圧発生手段の出力電圧および前記制御信号に
   応答して、前記リングオシレータ回路手段を制御するた
   めのリングオシレータ制御手段と、セルフリフレッシュ
   動作の終了を検出して、セルフリフレッシュ動作終了時
   に一時的に前記基板電圧発生手段の出力能力を高める追
   加の基板電圧発生手段とを含む、ダイナミック型半導体
   記憶装置。