JPH01223695A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ装置に関し、特にシリアルデータを扱
うメモリ装置に関する。

〔従来の技術〕

従来、画像データ等のシリアルデータを扱うメモリ装置
は、先入れ先出しくＦＩＦＯ）方式であり、データ量が
多いために動作の遅いダイナミックメモリに高速のシリ
アルバッファを加えて構成されている。

第５図は画像データを記憶するために、特別に構成され
た画像メモリの構成例を示したものである。

画像用に、メモリセルアレイ１を３２０行Ｘ２５６列×
６ビツト構成とする。１行分２５６列×６ビツトのデー
タを保持する入力側データレジスタ２１．出力側データ
レジスタ２３を配置し、それぞれのデータレジスタに１
走査線期間分あるいは１／２走査線期間分のデータを入
力あるいは出力する。外部アドレス入力から入力された
アドレスデータＡＤＤはクロックジェネレータ１７と内
部アドレスカウンタ１８に入力され、クロックジェネレ
ータ１７には行および列アドレスデータを制御するロウ
アドレス・ストローブ信号ＲＡＳおよびカラムアドレス
・ストローブ信号ＣＡＳが入力される。内部アドレスカ
ウンタ１８は、入力側データ転送用アドレスａ１と出力
側データ転送用アドレスａ２そしてリフレッシュ用アド
レスａ３アドレスバッファ１９を介して生成し、これら
はロウデコーダ１６およびシリアルセレクタ２０．２２
に行アドレスデータおよび列アドレスデータが出力され
る。

入力する６ビツトのデータは入カッ（ツファ２へ入力ク
ロックＳＩＣに同期して取り込まれる。−方、外部アド
レス入力より入力されたアドレスデータＡＤＤのうち、
ロウアドレス・ストローブ信号ＲＡＳのタイミングで行
アドレスデータが、カラムアドレス・ストローブ信号Ｃ
ＡＳのタイミングで列アドレスデータがそれぞれ取り込
まれる。

この動作で設定されたアドレスから、内部アドレスカウ
ンタ１８がアドレスデータを発生し、自動的に入力クロ
ックＳＩＣに同期してインクリメントしていく。

内部アドレスカウンタ１８が発生した列アドレスデータ
は、アドレスバッファ１９を通してシリアルセレクタ２
０に入力する。シリアルセレクタ２０は、列アドレスデ
ータをデコードして、入力側データレジスタ２１のアド
レス指定された位置に入力バッファ２のデータをＳＩＣ
に同期して取り込み、順次、入力側データレジスタ２１
に画像のデータを取り込んでいく。

入力側データレジスタ２１とメモリセルアレイ１間のデ
ータ転送は、ブランキング期間に２５６列×６ビツトま
とめて行う。内部アドレスカウンタ１８が発生した行ア
ドレス信号はロウデコーダ１６でデコードし、行アドレ
ス信号の指定位置に入力側データレジスタのデータ２５
６列×６ビツトを一気に書き込む。

出力側データレジスタ２３とメモリセルアレイ１間のデ
ータ転送も、ブランキング期間に、内部アドレスカウン
タ１８が発生する行アドレス信号の指定する行の２５６
列×６ビツトをまとめて行う。出力側データレジスタ２
３から出カバ、ファ９への転送は、シリアルセレクタ２
２の指定するアドレスのデータを出力り四ツクＳＯＣに
同期して行い、出力バッファ９はＳＯＣに同期して画像
データを出力する。

リフレッシュ動作は入力側データレジスタ２１及び出力
側データレジスタ２３が、画像データを入力バッファ２
あるいは出力バッファ９から、入力及び出力している間
に行う。

〔発明が解決しようとする課題〕

上述した従来の画像用メモリ装置は、データバッファと
メモリセル間のデータ転送時間が一般に３００〜６００
ｎｓ程度かかり、シリアルなデータの連続性が損われる
という欠点がある。

例えばフィールドメモリとして使用する場合に、ブラン
キング期間にデータ転送を行っているために、ブランキ
ング期間のデータを必要とする時には制御が非常に複雑
になりほとんど使用できず、ブランキング期間のデータ
を必要としない時でも１水平走査線単位での制御が必要
となり使いづらい。

〔課題を解決するための手段〕

本発明のメモリ装置は、メモリセルアレイにシリアルな
データを所定のデータ容量単位で記憶できるようにする
ためにメモリセルアレイの入出力各々にダブルバッファ
構成のシリアルバッファな有していて、シルアルバッフ
ァのデータ容量単位でランダムアクセスできるように構
成されている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明のメモリ装置の一実施例を示す構成図で
ある。このメモリ装置は、画像用にメモリセルアレイ１
が３２０行Ｘ６０ブロツクで構成されている。ｌブロッ
クは１２ワード×３ビツト構成として、６０ブロツクで
７２０ワード×３ビツト構成のメモリセルアレイと同等
のビット数を持っている。

データ入力側には、１２ワード×３ビツト構成のシリア
ルバッファ４とシリアルバッファ５がマルチプレクサ６
を介して入力バス８に接続され、シリアルバッファ４，
５は別のマルチプレクサ３を介して入力バッファ２に接
続されている。また、マルチプレクサ６には、ライトバ
ッファ切換え内部信号ＷＤＲが、マルチプレクサ３には
ライトバッファ切換え内部信号ＷＤＲが入力され、バッ
ファの切換えが同期して制御される。

データ出力側も同様に、１２ワード×３ビツト構成のシ
リアルバッファ１１とシリアルバッファ１２がマルチプ
レクサ１３を介して出力バス１５に接続され、シリアル
バッファ１１．１２は別のマルチプレクサ１０を介して
出力バッファ９に接続されている。またマルチプレクサ
１３には、リードバッファ切換え内部信号ＲＤＴが、マ
ルチプレクサ１０にはリードバッファ切換え内部信号Ｒ
ＤＴが入力され、バッファの切換えが同期して制御され
る。入力側も出力側も１２ワード×３ビツトのシリアル
バッファが２つあり、ダブルバッファ方式となっている
。

内部アドレスカウンタ１８は、出力用ａｌ、入力用ａ２
．　リフレッシュ用ａ３の３つのアドレスを生成し、そ
れぞれデータ転送時とリフレッシュ時のアドレスデータ
を発生する。

次に本発明の詳細な説明する。

外部アドレス入力より入力されたアドレスデータＡＤＤ
はクロックジェネレータ１７に入力されるライトイネー
ブル信号ＷＥ−により、内部アドレスカウンタ１８の出
力用又は入力用のいずれかに、任意に初期値設定される
。

アドレスデータＡＤＤのうち、行アドレスはＲＡＳのタ
イミング、たとえば立ち下がりで、ブロックアドレスも
ブロックアドレス・ストローブ信号ＢＡＳのタイミング
、たとえば立ち下がりで取り込まれる。

内部アドレスカウンタ１８の入力用、出力用は、メモリ
セルアレイ１と各シリアルバッファ間のデータ転送の周
期で、リフレッシュ用はリフレッシュ周期でそれぞれ独
立にインクリメントする。

第２図は、第１図に示した実施例の入力側主要部を示し
たブロック図、第３図は、入力側主要部の動作を示すタ
イミングチャートである。

以下、これらの図面に従って、入力側の動作を説明する
。入力バッファ２に入力されるデータＤｉｎはライトク
ロックＷＣＫに同期して取り込まれ、ライトバッファ切
換え内部信号ＷＤＲによってマルチプレクサが設定した
シリアルバッファ４に入力データＤｉｎを取り込んでい
く。この場合、シリアルバッファ４および５は、前述し
たように１２ワード×３ビツト構成であるので、マルチ
プレクサ３からシリアルバッファ４へはデータ線Ａを通
して１２ワード×３ビツトのデータＤ１だけ取り込まれ
、その終了後ＷＤＲによって、マルチプレクサ３は、シ
リアルバッファ５に設定を切換え、次のデータＤ２を取
り込む。こうした動作を繰り返して、シリアルな入力デ
ータＤｉｎは、２つのシリアルバッファ４および５に１
２ワード×３ビツトずつ交互に振り分けて取り込まれる
。

シリアルバッファ４および５では、取り込まれた３ビツ
トの直列データを３６ビツトの並列データにシリアル・
パラレル変換を行ない、変換されたデータはＷＤＲに同
期したライトバッファ切換え内部信号ＷＤＲによってマ
ルチプレクサ６が設定したシリアルバッファから取り出
され、入力バス８へ転送される。そのため、並列データ
を転送するデータ線群Ａ’　、Ｂ’およびＣは各々１２
本設置されている。マルチプレクサ３とマルチプレクサ
６が選定するシリアルバッファは、互いに異なるシリア
ルバッファで第３図に示すようにマルチプレクサ３がシ
リアルバッファ５を設定してデータＤ２を取り込んでい
る間に、マルチプレクサ６はシリアルバッファ４を設定
して、並列データＤ　１’をデータ線群Ａ′およびＣを
介して入力バス８へ転送し、メモリセルアレイ１のあら
かじめ指定したアドレスへ書き込む。続いてＷＤＲおよ
びＷＤＲによってマルチプレクサ３がシリアルバッファ
を５から４へと切換える時と同期してマルチプレクサ６
がシリアルバッファを４から５へと切り換えて、シリア
ルバッファ４に次のシリアルデータＤ、を取り込んでい
る間に、シリアルバッファ５から並列データＤ　２　’
をデータ線群Ｂ′およびＣを介して入力バス８へ転送す
る。

説明の都合上、入力側についてのみ説明したが第４図に
示すように出力側についても同様にメモリセルアレイ１
内の並列データは、入力バス１５からデータ線群Ｆおよ
びＤ′あるいはＦおよびＥ′を介して、シリアルバッフ
ァ１１あるいは１２に３６ビツトの並列データ毎に交互
に転送され、シリアルデータに変換される。さらにマル
チプレクサ１０によってシリアルバッファ１１および１
２からデータを交互にかつ連続して出力させる。

入力側、出力側とも、２つのシリアルバッファをマルチ
プレクサを用いて、時分割で交互に切り換えて使用して
いるために、シリアルなデータが連続して扱える。しか
も、入力側ではＷＣＫ、出力側ではＲＣＫと別クロック
を用いているので、入、出力が非同期に行える。

また、本実施例の場合、メモリセルアレイ１を１ブロツ
ク、１２ワ一ド×３ビツト単位でランダムにアドレス設
定できる。

〔発明の効果〕

以上説明したように本発明は、シリアルバッファを複数
用い、又は複数に分割する事によりデータの入力と出力
を非同期で、ランダムアクセス性を有し、しかも連続に
データを扱える。これにより、扱うシリアルデータの種
類を選ばず、制御が簡略化できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示した実施例の入力側主要部を示すブロック図
、第３図は入力側主要部の動作を示すタイミングチャー
ト、第４図は第１図に示した実施例の出力側主要部を示
すブロック図、第５図は従来例を示すブロック図である
。 ｌ・・・・・・メモリセルアレイ、２・・・・・・入カ
ハッファ、３．６，１０．１３・・・・・・マルチプレ
クサ（ＭＰ）、４．５，１１．１２・・・・・・シリア
ルバッファ、７゜４・・・・・・ブロックデコーダ、８
・・・・・・入力バス、９・・・・・・出力バッファ、
１５・・・・・・出力バス、１６・・・・・・ロウデコ
ーダ、１７・・・・・・クロックジェネレータ、１８・
・・・・・内部アドレスカウンタ　（ＡＣ）、１９・・
・・・・アドレスバッファ、２０．２２・・・・・・シ
リアルセレクタ、２１・・・・・・入力側データレジス
タ、２３・・・・・・出力側データレジスタ、ＷＣＫ・
・・・・・ライトクロック、ＲＣＫ・・・・・・リード
クロック、ＷＤＲ，ＷＤＲ・・・・・・ライトバッファ
切換え内部信号、ＲＤＴ。 ＲＤＴ・・・・・・リードバッファ切換え内部信号、Ｗ
Ｅ゛・・・・・・ライトイネーブル信号、ＲＡＳ・・・
・・・ロウアドレス・ストローブ信号、ＢＡＳ・・・・
・・ブロックアドレス・ストローブ信号、ＳＩＣ・・・
・・・入力クロック、ＳＯＣ・・・・・・出力クロック
、ＣＡＳ・・・・・・カラムアドレス・ストローブ信号
、Ａ、Ｂ・・・・・・シリアルデータ用データ線、Ａ’
　、Ｂ’　、Ｃ・・・・・・並列データ用データ線群、
ａｌ・・・・・・入力側データ転送用アドレス、ａ２・
・・・・・出力側データ転送用アドレス、ａ３・・・・
・・リフレッシュ用アドレス。 代理人　弁理士　　内　原　　　音

Claims (1)

【特許請求の範囲】
1. メモリセルアレイと、該メモリセルアレイに書き込むデ
   ータを供給する入力バスと、該入力バスに第１のマルチ
   プレクサを介して並列に接続された第１および第２のシ
   リアルバッファと、該第１および第２のシリアルバッフ
   ァに第２のマルチプレクサおよび入力バッファを介して
   接続された入力端子と、前記メモリセルアレイから読み
   出されたデータを保持する出力バスと、該出力バスに第
   ３のマルチプレクサを介して接続された第３および第４
   のシリアルバッファと、該第３および第４のシリアルバ
   ッファに第４のマルチプレクサおよび出力バッファを介
   して接続された出力端子とを具備し、前記入力端子から
   入力されたシリアルなデータを前記第１および第２のシ
   リアルバッファのデータ容量単位毎に前記第１および第
   ２のシリアルバッファに交互に振り分けて、前記メモリ
   セルアレイへ連続的に転送し、前記メモリセルアレイか
   ら読み出されたデータを前記第３および第４のシリアル
   バッファのデータ容量単位毎に前記第３および第４のシ
   リアルバッファに交互に振り分けて前記出力端子へ連続
   的に出力することを特徴とするメモリ装置。