JPH01224882A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は表示装置に表示される画像データを格納する
画像メモリの制御装置に関する。

〔従来の技術〕

第５図は例えばトランジスタ技術（ＣＱ出版〉１９８５
年１月号４２１頁に示された従来の画像メモリを制御す
るダブルバッファ法の構成図である。図に於いて、９は
処理部、２及び３は画像メモリ、４はＣＲＴインターフ
ェイス、５は表示装置のＣＲＴ、６は切り換えコントロ
ーラ、７及び８はスイッチである。

つぎに動作について説明する。スイッチ７が画像メモリ
３側になっている場合、処理部９は画像メモリ３に表示
画像を生成する。生成後、処理部１は切り替えコントロ
ーラ６へ切り替えを指示す　　・る。切り替えコントロ
ーラ６はスイッチ７を画像メモリ２側へ、スイッチ８を
画像メモリ３側へ切り替える。ＣＲＴインターフェイス
４は画像メモリ３から表示画像を読み出し、ＣＲＴ５に
表示する。これに並行して、処理部１は画像メモリ２へ
次の表示画像を生成する。生成箋処理部１は切り替えコ
ントローラ６へ切り替えを指示し、切り替えコントロー
ラ６はスイッチ７を画像メモリ３側へ、スイッチ８を画
像メモリ２側へ切り替える。

以上の動作を繰り返すことによって、画像の生成と画像
の表示動作を同時に行なうことができる。

（発明が解決しようとする課題〕 従来の画像メモリの制御は上記のように行なわれていた
ので、ＣＲＴ５上の画像を変化させるためにスイッチ７
．８を切り替えて、処理部９によりその都電画像データ
中の不変な部分も含めて始めから全ての画像を生成しな
ければならず、このため画像を処理する時間が長くなる
という欠点があった。

又、画像転送によって生成に代える場合でも１詔単位の
転送では転送時間が大きい等の問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、画像の生成が高速にできるとともに高速な画
像の転送ができる画像メモリの制御装置を得ることを目
的とする。

（課題を解決するための手段〕 この発明においては、一対のメモリ索子４１からなる画
像メモリ１１と、該一方のメモリ素子４１をプロセッサ
１に接続して処理アクセスを行なわせ該他方のメモリ素
子４１を表示部に接続して表示アクセスを行なわせこれ
らを交互に切替える表示制御部１３と、画像メモリ１１
とブロセッ１０と、一対のメモリ素子４１に夫々附加し
て設けられメモリ制御部１０の指示により各メモリ素子
４１に読み書きされる画像データを記憶するデータバッ
ファ４５とを備えた。

〔作用〕

処理アクセスにおいて、メモリ制御部１０はプロセッサ
１からの指示によりメモリ素子４１中の書き替える行と
不変の行とを識別し、書き行える行についてプロセッサ
１からまずデータバッファ４５に書き込む。次にデータ
バッファ４５からメモリ素子４１中の当該行に書き替え
画像データを書き込む。

表示アクセスでは、表示制御部１３は書き替え済みのメ
モリ素子４１を表示部に接続し、このメモリ素子４１か
らまず一行づつデータバッファ４５に画像データを読み
出し、次にデータバッファ４５からデータを表示部に転
送して表示させる。

メモリ素子４１は一対設けであるので、処理アクセスと
表示アクセスを並列的に行う。

（実施例） 以下この発明を図面に基づいて説明する。

以下、この発明の一実施例を図について説明する。第１
図において、１はプロセッサ、１０はメモリ制御部、１
１は２画面分を記憶可能な画像メモリ、１２は画像メモ
リ１１の出力をビデオ信号に変換し表示画面のＣＲＴへ
出力するドツトシフタ、１３は画像メモリ１１を切替え
て表示タイミングを発生する表示制御部、１４はプロセ
ッサ１とメモリ制御部１０間を結ぶアドレスバス、１５
は同じくデータバス、１６は同じく制御バス、２１はプ
ロセッサ１が指定するアドレスを解読するデコーダ、２
２はデコーダ２１の出力と表示制御部１３からの要求の
競合を制御する競合制御部、２３は指定行と行バツフア
間の転送を画像メモリ１１へ指示する行転送制御部、２
４は画像メモリ１１ヘストロープ信号を生成するストロ
ーブ発生部、２５はアドレスバス１４と表示制御部１３
からのアドレスを切り替えるアドレススイッチ、２６は
プロセッサ１へ応答を返す応答発生部である。

なお、画像メモリ１１は例えば第２図に示す２ボートメ
モリを使用し、画像生成と表示用読み出しを並行して行
なう。

第２図において、４１は１０２４列×２５６行に配列さ
れたメモリ素子、４２は指定されたアドレスを保持する
アドレスバッファ、４３は指定行を選択する行デコーダ
、４４は指定列を選択する列デコーダ、４５は読み出さ
れた１行のデータを記憶する高速なデータバッファとし
ての行バッファ、４６は外部信号から内部信号を発生す
るクロック発生回路、４７は行バッファ４５のデータを
選択するシリアルデータセレクタ、４８は列を指定する
アドレスポインタ、４９はシリアル入出力バッファ、５
０はデータ入出力バッフ７である。

ダブルバッファ法を採用するので、画像メモリ１１には
第２図の２ポートメモリが２個対になって設けられてい
る（図では１例示している）。

第１図において、メモリ制御部１０はプロセッサ１によ
る画像生成のための普通アクセスと、表示のための表示
アクセス及びメモリ素子と列・行バツフア間の転送のた
めの転送アクセスを制御する。

なお、普通アクセスと転送アクセスをまとめてプロセッ
サアクセスと呼ぶ。プロセッサ１は普通アクセスか、転
送アクセスかのモードをアドレスによって指定する。

次に、転送アクセス、画像生成の普通アクセス及び表示
の表示アクセスについて順に動作を説明する。プロセッ
サアクセス（又は処理アクセス）と表示アクセスは平行
して実行されるが、表示制御部１３は画像メモリ１１の
半分、一方のメモリ素子４１をメモリ制御部１０に、伯
の半分（メモリ素子）をドツトシフタ１２を介してＣＲ
Ｔ等に夫々接続する。

先ず、メモリ素子４１と行バツフア間４５の転送につい
て説明する。第３図は５行からｄ行へのデータ転送を示
すタイミング図である。

始めに、プロセッサ１はアドレスバス１４を介して５行
を示すメモリアドレスを指定し、制御バス１６を介して
読み出し動作を指令する。この時、指令ａは読み出しを
指示する。デコーダ２１はこの指令を検出し、アクセス
要求すと普通アクセスか転送アクセスかを示す動作モー
ドＣを出力する。

競合制御部２２は表示制御部１３からの表示アクセス要
求がない場合、メモリサイクル開始信号ｄとプロセッサ
アクセスを示すステート信号ｅを出力する。行転送制御
部２３は時刻８１において信号ＤＴ１０Ｅを有効にし且
読み出しの指令ａに従って信号ＷＢ／ＷＥを無効にし、
ストローブ指令ｆを出力する。ストローブ発生部２４は
時刻８２において信号Ｒ八３を有効にし、アドレス切り
替え信号ｑを出力し、時刻８３において信号」７０を有
効にする。更にストローブ発生部２４はメモリ動作に必
要な時間を侍って終了信号りを出力する。時刻８４にお
いて、行転送制御部２３は信号ＤＴ１０Ｅ６５を無効に
し、続いてストローブ発生部２４は信号葭へ３６９、信
号σ八”８７０を無効にする。なお、アドレススイッチ
２５はステート信号ｅとアドレス切り替え信号ｑに従い
アドレスバス１４からの５行を指示するアドレス信号Ａ
Ｏ〜Ａ７°（７２）を出力する。画像メモリ１１は各入
力信号によって５行のメモリ素子４１から行バッファ４
５へデータを転送する。応答発生部２６は動作の終了を
プロセッサ１へ知らせる。

次に、行バツフア４５上の画像データをメモリ素子４１
中のｄ行へ転送する動作を詳述する。

まず、プロセッサ１はアドレスバス１４を介してｄ行を
示すメモリアドレスを指定し、制御バス１６を介して書
き込み動作を指令する。この時指令ａは書き込みを指示
する。デコーダ２１はこの指令を検出し、アクセス要求
すと動作モードＣを出力する。競合制御部２２は前記と
同様にメモリサイクル開始信号ｄとステート信号ｅを出
力する。

行転送制御部２３は時刻９１において信号ＤＴ／σＥ６
５を有効にし且書き込みの指令ａに従って信＠ＷＢ／Ｗ
Ｅ６７を有効にし、ストローブ指令ｆを出力する。スト
ローブ発生部２４は時刻９２において信＠にλ３６９を
有効にし、アドレス切り替え信号Ｑを出力し、時刻９３
において信号ＣＡＳ７０を有効にする。ストローブ発生
部２４はメモリ動作に必要な時間を侍って終了信号りを
出力する。時刻９４において、行転送制御部２３は信号
σＴ１０Ｅ６５を無効にし、続いてストローブ発生部２
４は信号葭λも６９、信号σ’：ｎ　７０を無効にする
。なお、アドレススイッチ２５はステート信＠ｅとアド
レス切り替え信号ｑに従いアドレスバス１４からのｄ行
を指示するアドレスを信＠ＡＯ／Ａ７　（７２）を出力
する。画像メモリ１１は各入力信号によって行バッファ
４５からｄ行のメモリ素子４１ヘデータを転送する。こ
のようにして５行から行バッファを経由してｄ行へデー
タを転送する。

一方、画面表示アクセスにおいては、表示制御部１３は
水平非表示（帰線）期間に表示アクセスを指示し、表示
データを他方のメモリ素子４１から行バッファ４５へ読
み出し、表示期間においてはアドレスポインタ４８の指
定でシリアルデータセレクタ４７が連続して行バッファ
からデータを読み出しシリアル入出力バッファ４９から
出力する。画面表示中に行単位のデータ転送を実施する
と表示にちらつき（こみ）が発生する。これを回避する
ために、この発明では行単位のデータ転送を垂直非表示
（帰線）期間に実施する。行単位のデータ転送であれば
この期間に１画面以上の転送が可能である。

第４図はプロセッサ１に組み込まれた割込処理を示す流
れ図である。表示制御部１３は垂直非表示期間の開始で
割込信号ｉをプロセッサ１へ送り、プロセッサ１の割込
処理を起動する。プロセッサ１は画像生成か終了すれば
画面転送の要求を設定しておく。ステップ１０１でその
要求の有無を調べ、要求があればステップ１０２で画面
表示のために行単位のデータ転送を実施し、ステップ１
０３で１画面の最終行違転送したか否かを調べ、否なら
ばステップ１０２を繰り返す。要求が設定されていなけ
れば何もせず終了する。このようにして画面転送を行な
う。

ここで、表示画面とメモリ数の関係について説明する。

表示画面が１０２４Ｘ１０２４画素からなる場合、第２
図に示したメモリが４個必要であり、ダブルバッファ法
によれば８個必要である。

後者の場合はメモリ素子の１行で表示画面の８行分を記
憶できる。よって、行単位のデータ転送を８個で同時に
行えば、１回の行転送で表示の８行分を転送することが
できる。１胎生位の転送では一度に多くても３２ビツト
であり、この発明によれば、２５６倍の高速化が突環で
きる。

尚、上記実施例では、動作モードをアドレスによって指
定する例を示したが、予めプロセッサによってモード対
応のデータで指定しておいてもよい。又、画像メモリの
容量か２画面の場合を示したが他の容量でもよい。又、
メモリ素子に１０２４列２５６行の例を示したが、他の
構成でもよい。

又、１画面の転送を示したが転送量はこれに限定されな
い。

又、あるーの行のデータを繰り返し他の行へ転送してデ
ータの消去や塗りつぶしに利用してもよい。

又、上記実施例では表示装置の場合について説明したが
、印刷装置や他の画像を処理する装置であってもよく、
上記実施例と同様の効果を奏する。

〔発明の効果〕

以上説明してきたように、この発明によれば、一対のメ
モリ素子からなる画像メモリと、該一方のメモリ素子を
プロセッサに接続して処理アクセスを行なわせ該他方の
メモリ素子を表示部に接続して表示アクセスを行なわせ
これらを交互に切替るか否かを識別するメモリ制御部と
、一対のメモリ素子に夫々附加して設けられメモリ制御
部の指示により各メモリ素子に読み書きされる画像デー
タを記憶するデータバッファとを備えたので、書き替え
不要な行データは処理することがなくなり、変化する行
データのみを書き替えればよく高速な画像生成か可能と
なる。

データバッファの使用により高速に画像生成及び転送が
実行される。

【図面の簡単な説明】

第１図はこの発明の一実施例による表示制御装置を示す
構成図、第２図は一実施例に使用される画像メモリの構
成図、第３図は一実施例に使用されるメモリの動作を示
すタイミング図、第４図は画面転送の割込処理を示す流
れ図、第５図は従来の装置の構成図である。 １はプロセッサ、１０はメモリ制御部、１１は画像メモ
１ハ１２はドツトシフタ、１３は表示制御部、１４はア
ドレスバス、１５はデータバス、１６は制御バス、２１
はデコーダ、２２は競合制御部、２３は行転送制御部、
２４はストローブ発生部、２５はアドレススイッチ、２
６は応答発生部、４１はメモリ素子、４５は行バッファ
である。 代理人　　大　岩　増　雄（外２名） 手続補正書（自発〕 ２１発明の名称 表示制御装置 ３、補正をする者 代表者　志　岐　守　哉 ４、代理人 Ｒ補正の対象 特許請求の範囲、発明の詳細な説明及び図面の欄。 Ｇ　補正の内容 （１１特許請求の範囲を別紙のとおり補正する。 （２）明、ｍ’ａ第３頁第１９行目乃至第４頁第１０行
目に「一対の・・・・・・備えた。」とあるのを［行列
構造のメモリ素子４１と１行分のデータバッファ４５を
備えた画像メキリ１１と、メモリ素子４１とデータバッ
ファ４５間のデータ転送を指令するプロセッサ１と、そ
の指令を解読し画像メモリ１１を制御するメモリ制御部
１０と１表示夕１′ミングを発生する表示制御部１３と
を備えた。」と補正する。 （３）同書第４頁第１２行目乃至第５頁第５行目Ｆメモ
リ制御部・・・・、・・行う、」とあるのを「メモリ制
御部１０はプロセッサ１からの指令により、メモリ素子
４１の指定行からデータバッファ４５ヘデータを読出し
、次にこのデータをメモリ素子４１の他の指定行へ転送
する。 表示アクセスでは、表示制御部１３はメモリ素子４１か
ら表示画面に対応する行をデータバッファへ読出し表示
部に転送して表示する。 両アクセスによるデータバッファでの衝突を避けるため
、プロセッサ１は表示制御部１３からの垂直非表示期間
の指示に従い、処理アクセスを行う、」と補正する。 （５）同書第５頁第１３行目「１３は画像メモリ１１を
切替えて」とあるのを［１３は」と補正する。 （６）同書第７頁第１行目乃至第３行目に「ダブルバッ
ファ法・・・・・・いる）、」とあるのを削除する。 （７）同書第１３頁第３行目「い。」の後に次の文を挿
入する 「又、プロセッサの代わりに組合せ回路で実現してもよ
い。」 （８）同書第１３頁第９行目乃至第１４頁第３行目に［
一対の・・・・・・実行される。」とあるのを１行列構
造のメモリ素子と１行分のデータバッファを備えた画像
メモリと、画像メモリを制御するメモリ制御部と１表示
タイミングを発生する表示制御部とを備え、データバッ
ファを利用して１行単位でデータ転送を行うようにした
ので、極めて高速な画像転送が可能である。また、垂直
非表示期間に画像転送を行うため、表示への妨害を回避
できる。」と補正する。　　− （９）図面、第２図を別紙のとおり補正する。 以　　上 ２、特許請求の範囲 吐出表示制御装置。

Claims (1)

【特許請求の範囲】
1. 一対のメモリ素子からなる画像メモリと、該一方のメモ
   リ素子をプロセッサに接続して処理アクセスを行なわせ
   該他方のメモリ素子を表示部に接続して表示アクセスを
   行なわせこれらを交互に切替える表示制御部と、前記画
   像メモリと前記プロセッサとの間に設けられ前記画像メ
   モリ内の画像データを書き替えるか否かを識別するメモ
   リ制御部と、前記一対のメモリ素子に夫々附加して設け
   られ前記メモリ制御部の指示により前記各メモリ素子に
   読み書きされる画像データを記憶するデータバッファと
   を備えた表示制御装置。