JPH0122749B2 - - Google Patents

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JPH0122749B2
JPH0122749B2 JP55079599A JP7959980A JPH0122749B2 JP H0122749 B2 JPH0122749 B2 JP H0122749B2 JP 55079599 A JP55079599 A JP 55079599A JP 7959980 A JP7959980 A JP 7959980A JP H0122749 B2 JPH0122749 B2 JP H0122749B2
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JP
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silicon nitride
nitride layer
polysilicon
oxide layer
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Yakopusu Eruin
Shuwaabe Ururitsuhi
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Siemens Corp
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  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 この発明は窒化シリコンマスクを使用して作ら
れた重なり合つた接続部を持つ集積MOS回路を
シリコン・ゲート技術によつて製作する方法に関
するものである。対象となる集積MOS回路には
MNOSメモリトランジスタを含むものとそれを
含まないものとの二通りがある。
高密度集積半導体回路の製作に当つて重要な問
題は技術的に可能な最小構造寸法を基本にして単
位面積毎にできるだけ多数の部品例えばトランジ
スタ又は機能ユニツトを収容することである。こ
れに対して特に妨害となるのは回路の非能動部分
即ち直接の回路の機能に関与しない区域の存在で
ある。このような区域の一例は接触孔の周囲にあ
る利用不能区域である。この非能動区域は安全間
隔と呼ばれているものである。SOデバイスの製
作には特にポリシリコン技術が勝れているがこの
技術では電界効果トランジスタのゲート電極およ
びこの電極の接続用のリードがポリシリコンで作
られる。その利点はこれらの電極とリードをアル
ミニウムで作る場合に比べて障害となるゲート・
ソース間およびゲート・ドレン間の重なり合う容
量を極めて小さくすることができる外ポリシリコ
ンの形で付加的な導体路面が存在することであ
る。
ｎチヤネルおよびｐチヤネルのいずれの場合お
よび二重シリコン・ゲートの場合n+型又はp+型
の単結晶領域およびn+型又はp+型のポリシリコ
ン領域の上でSiO2層に接触孔を作る必要がある。
その際接触孔面の一部でも接触形成領域の外には
み出すと接触孔の上に設ける金属導体路が半導体
基体内で隣りにあるｐ型又はｎ型ドープ単結晶領
域との間に短絡路を作る危険があるためこのよう
なはみ出しは避けなければならない。接触孔がポ
リシリコン構造の上にまではみ出している場合に
はSiO2層がポリシリコン構造の下に回り込み腐
蝕されてポリシリコン層の張り出し（オーバーハ
ング）が作られその上にある導体路が破損する危
険も存在する。
接触孔が接触形成領域外にはみ出すのを妨ぐた
めには接触孔の縁とドープされたシリコン領域と
の間に安全間隔を設ける必要がある。この安全間
隔は二つの異つた面に作られる二つの構造の縁の
間の間隔を任意の精度で作ることは不可能であり
そこにある程度の許容差を必要とすることに基い
て要求されるものである。この許容差は現在の技
術では約±2μｍである。
接触孔の周囲にはこのような安全間隔を必要と
しないようにするための種々提案は文献中に見出
すことができる。
西独国特許出願公開第2723374号明細書には窒
化物層を使用しその酸化阻止作用とエツチングス
トツプ作用を利用して底面が接触形成領域外まで
はみ出している接触孔も許されるようにすること
が記載されている。しかしこの方法では付加的な
接触孔マスクが必要である外接触孔の周囲におい
てn+又はp+ドープ領域と金属導体路の間にはこ
れまでと同じく安全間隔を置く必要がありまた接
触孔を取囲む絶縁層縁端の傾斜は急峻であり時と
してはオーバハングしている。
別の提案（V.L.Rideout，J.J.Walker，A.
Craner：“Ａ one―device memory cell using
ａ single layer of polysilico and ａ self―
registering metal―to―polysilicon contact”：
International Electron Devices Meeting，
Technical Digest，Washington，USA，
Dec.1977，p.258）によればポリシリコン層の接
触孔予定個所が二酸化シリコンと窒化シリコンの
二重層によつて覆われ、所望のポリシリコン構造
となる残りの部分は二酸化シリコン層でマスクさ
れ、被覆されていないポリシリコン層部分は蝕刻
除去される。この提案も接触孔周縁ではなくポリ
シリコン構造の縁端がオーバーハングになり得る
という差異があるだけで上記の西独国特許出願公
開明細書に記載された方法と同じ欠点を持つてい
る。
更に別の方法がW.G.Oldham，M.Tormayによ
つて提案されている。（“Improved inte―grated
circuit contact geometry using local
oxidatien”，Electrochemical Society spring
Meeting，Seattle，USA，May1978，p.690）こ
の提案によればポリシリコン層のエツチング後に
酸化阻止作用のある窒化シリコン層が設けられ、
この層の接触孔に予定された個所を除く残りの部
分が蝕刻除去される。この方法の欠点はポリシリ
コン構造の縁端がオーバーハングになることがあ
り、また全部又は一部がゲート領域上に設けられ
る接触孔の縁端とポリシリコン層縁端との間に安
全間隔を必要とすることである。
接触孔の周縁においてn+ドープ単結晶領域と
金属導体路の間の安全間隔を小さくするかあるい
はそれを無しにすることができる方法が西独国特
許出願公開第2509315号明細書に記載されている。
この方法では接触孔を蝕刻した後ドープ物質（リ
ン又はヒ素）を接触孔を通して入れる。これによ
つて接触孔の周縁にオーバーハングがあつても
n+単結晶領域とその隣りにあるｐドープ領域と
の間の短絡の形成は避けられる。しかし接触孔の
周縁においてポリシリコン構造に対する安全間隔
は今迄通り必要である。この発明の目的は次の要
求が満たされるMOS回路製造方法を提供するこ
とである： (1) 上に述べた安全間隔が不必要となり回路の集
積密度を高くすることができる。
(2) 接触孔上に設けられる金属導体路と半導体基
板内でその隣に作られているドープ領域との間
の短絡が避けられる。
(3) 半導体回路の表面が平坦になり急峻な段が形
成されない。
(4) MOSトランジスタとMNOSメモリトランジ
スタを同時に作ることができる。
この目的は特許請求の範囲第１項に記載された
方法により達成される。
この発明の思想を更に押し進めるとチヤネル領
域に対するイオン注入を全面的に設けた窒化シリ
コン層を通して実施することが提案される。
ｎチヤネル又はｐチヤネルのMOS集積回路が
MNOSメモリトランジスタを含むものであると
きこの発明の方法は次の工程で実施される： (a) 能動トランジスタ区域を分離するための構造
を持つSiO2層をLOCOS法又はイソプレーナ法
によつてｐ又はｎドープされた半導体基板表面
に作る、 (b) トンネル酸化物層となるSiO2層を全面的に
設ける、 (c) 窒化シリコン層を全面的に析出させる、 (d) チヤネル・イオン注入を実施する、 (e) 窒化シリコン層を蝕刻して被覆された基板区
域を作る、 (f) 露出した基板表面を酸化してゲート酸化物層
を作ると同時に窒化シリコン層を表面から酸化
して酸窒化層とする、 (g) ドープされたポリシリコン層を全面的に設け
この層に構造を作る、 (h) n+又はp+ドープの単結晶ソース領域および
ドレン領域をｐ型又はｎ型のシリコン基板内に
作るためのイオン注入を実施する、 (i) ポリシリコン層の表面を酸化してSiO2層と
する、 (j) 中間酸化物層となるSiO2層を全面的に設け
る、 (k) 単結晶n+又はp+領域とポリシリコン領域と
金属導体路の間の接触を構成するための接触孔
を蝕刻する、 (l) 金属導体路構造を作る。
公知のシリコン・ゲート法と異りこの発明の方
法は過大の接触孔をもつて自整整合性の重なり合
つた接触の形成を可能にする。窒化シリコン層は
中間酸化物層の蝕刻に際してエツチングストツプ
として作用しそれによつてポリシリコン接触に対
してポリシリコンの回り込みエツチングが避けら
れる。更にソースとドレンに対する接触孔の形成
に際してエツチングストツプ作用により厚い酸化
物層の縁端部に亀裂の発生が不可能となり金属部
と基板の間の短絡が避けられる。特にポリシリコ
ン層とn+又はp+拡散領域との間の接触が技術的
に実現困難であり補助マスクを必要とする埋め込
み接触よりも占有面積の点で小さくなることは注
目に値する。重なり合い接触により実装密度又は
集積密度を著しく高めることができる。この発明
の方法にはこの外にMOSトランジスタとMNOS
メモリトランジスタとを同時に製作できるという
大きな利点がある。
ｎチヤネルMOS集積回路の製作を例にとり第
１図乃至第６図についてこの発明を更に詳細に説
明する。
窒化シリコン絶縁層と重なり合つた接触部を持
つシリコン・ゲート型のｎチヤネルMOS集積回
路は次の工程により製作される： (a) ＜100＞方向に切られたｐドープ（比抵抗２
乃至20Ωcm）シリコン基板に構造を持つ窒化物
層を設けフイールドイオン注入を行つた後
SiO2層を設けてこれに構造を作る。この構造
層はフイールド酸化物区域と呼ばれるもので厚
さ約0.7μｍである。このLOCOS過程の最後に
窒化物層が除去される。LOCOS過程の各段階
は図示されていない。
(b) 第１図に示すように表面にSiO2構造層１が
設けられたシリコン基板２の上にトンネル酸化
物層として作用するSiO2層３を全面的に厚さ
約3nｍに作る。
(c) 続いて第１図に示すように窒化シリコン層４
を厚さ25乃至40nｍ全面的に析出させる。
(d) ホウ素を使用して矢印５で示すようにチヤネ
ルイオン注入を実施する。
(e) 第２図に示すように窒化物で被覆された基板
区域を作るため窒化シリコン層４を蝕刻し、ポ
リシリコントランジスタのゲート区域の表面を
露出させる。基板表面の点破線はチヤネルドー
ピングの深さを示している。これはエンハンス
メントイオン注入である。
(f) 第３図に示したゲート酸化に際してｐドープ
基板の露出表面が酸化されゲート酸化物層６が
50nｍの厚さに作られる。同時に窒化シリコン
層４の表面も破線で示すように約10nｍ厚さが
酸窒化物層７に変えられる。
(g) 第４図に示すように厚さ500nｍのn+ドープ
ポリシリコン層８をCVD（気相成長）法によつ
て析出させこれに構造を作る。
(h) 矢印９で示したヒ素イオン注入によりｐドー
プシリコン基板内にソースおよびドレンとなる
n+ドープ領域１０（第５図）を作る。
(i) 続いて第５図に示すように区域１１内のポリ
シリコン層８を酸化し、中間酸化物層として作
用する500nｍ厚さの酸化シリコン層１２を
CVD法により全面的に析出させる。
(k) 第６図に示すようにn+単結晶領域１０又は
ポリシリコン領域８と金属導体路１３の間の接
触形成のための接触孔を作つた後導体路構造１
３を作る。
第６図から分るように中間酸化物層１２のエツ
チングに際して窒化シリコン層４はエツチングス
トツプとして作用するから回り込み腐蝕が起るこ
とはない。接触孔を製作するときのトンネル酸化
物層３のエツチングNMOSメモリトランジスタ
を含むMOS集積回路を製作するときに限つて必
要となる。製作工程の最後に保護層が全面的に設
けられるがこの段階は図面に示されていない。
第７図と第８図にゲートに対する従来の方法で
作られた接触とこの発明による自己整合型の重な
り合つた接触との占有面積の比較を2000：１拡大
平面図を示す。線１４で区画された部分は窒化物
マスクであり、斜線を引いた区画１５は接触孔で
ある。その他の番号は第１図乃至第６図と同じで
ある。
第９図と第１０図にはソース、ドレンおよびゲ
ートに対する従来の方法による接触とこの発明に
よる自己整合重なり合い接触との比較を同じく
2000：１拡大平面図で示す。番号は第８図、第９
図と同じである。
第１１図と第１２図にはポリシリコン領域と
n+拡散領域との間の接触の占有面積の比較を示
す。第１１図は従来の補助マスク工程を必要とす
る埋め込み接触であり、第１２図はこの発明の方
法によつて作られた重なり合い接触である。拡大
比と番号は第７図乃至第１０図と同じである。
【図面の簡単な説明】
第１図乃至第６図はこの発明の方法による製造
工程の６段階においての加工物の断面の一部を示
し、第７図乃至第１２図は従来の製法による接触
とこの発明の製法による接触との占有面積の比較
を示す。１は半導体基板、２はSiO2構造層、４
は窒化シリコン絶縁層、６はゲート酸化物層、７
は酸窒化物層である。

Claims (1)

  1. 【特許請求の範囲】 １ ｐ型又はｎ型のドープされた半導体基板表面
    に能動トランジスタ区域を分離するための構造を
    持つSiO2層をLOCOS法又はイソプレーナ法によ
    つて作つた後全面的に窒化シリコン層を析出さ
    せ、ゲート酸化物層を形成させる半導体区域を露
    出させるように前記窒化シリコン層をパターニン
    グし、前記ゲート酸化物層を形成させる半導体区
    域を酸化してゲート酸化物層を形成すると同時
    に、前記パターニングされた窒化シリコン層の表
    面を酸窒化物層に変え、窒化シリコン層上に形成
    された中間酸化物層および窒化シリコン層中にエ
    ツチングにより接触孔を作り、その際窒化シリコ
    ン層はエツチングストツプとして働き、接触孔を
    通してn+ないしp+ドープ領域、ポリシリコン領
    域および金属導体路間の接触が形成されることを
    特徴とする重なり合つた接触部を持つ集積MOS
    回路の製造方法。 ２ 全面的に設けた窒化シリコン層を通してチヤ
    ネルイオン注入を実施することを特徴とする特許
    請求の範囲第１項記載の方法。 ３ 次の工程： (a) ｐ型又はｎ型にドープされた半導体基板上に
    能動トランジスタ区域を分離するための構造を
    持つSiO2層をLOCOS法又はイソプレーナ法で
    作る、 (b) 窒化シリコン層を全面的に析出させる、 (c) チヤネル・イオン注入を実施する、 (d) 窒化シリコン層を蝕刻して窒化物で被覆され
    た基板区域を作る、 (e) 露出した基板表面を酸化してゲート酸化物層
    を作り同時に窒化シリコン層を酸化して酸窒化
    層とする、 (f) n+型又はp+型にドープされたポリシリコン
    層を全面的に析出させこの層に構造を作る、 (g) シオン注入を実施してｐ型又はｎ型シリコン
    基板内にn+型又はp+にドープされたソース領
    域とドレン領域を作る、 (h) ポリシリコン層を酸化してSiO2層とする、 (i) 中間酸化物層となるSiO2層を全面的に作る、 (j) n+又はp+単結晶領域とポリシリコン領域又
    は金属導体路との間の接続部を構成するための
    接触孔を蝕刻する、 (k) 金属導体路構造を作る、 によることを特徴とする特許請求の範囲第１項記
    載の方法。 ４ MNOS回路メモリトランジスタを含む集積
    MOS回路を作るため、工程段(a)と(b)の間に、ト
    ンネル酸化物層となるSiO2層を全面的に作る工
    程が挿入されることを特徴とする特許請求の範囲
    第３項記載の方法。
JP7959980A 1979-06-13 1980-06-12 Method of fabricating integrated mos circuit Granted JPS562652A (en)

Applications Claiming Priority (1)

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JPS562652A JPS562652A (en) 1981-01-12
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0448244U (ja) * 1990-08-31 1992-04-23

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2506076A1 (fr) * 1981-05-12 1982-11-19 Efcis Procede de fabrication de circuits integres de type mos
US4423547A (en) * 1981-06-01 1984-01-03 International Business Machines Corporation Method for forming dense multilevel interconnection metallurgy for semiconductor devices
US4517729A (en) * 1981-07-27 1985-05-21 American Microsystems, Incorporated Method for fabricating MOS device with self-aligned contacts
US4534104A (en) * 1982-02-26 1985-08-13 Ncr Corporation Mixed dielectric process and nonvolatile memory device fabricated thereby
JPS5984572A (ja) * 1982-11-08 1984-05-16 Nec Corp 半導体装置
US4575240A (en) * 1983-06-10 1986-03-11 Corning Glass Works Visible sample chamber for fluid analysis
US4488348A (en) * 1983-06-15 1984-12-18 Hewlett-Packard Company Method for making a self-aligned vertically stacked gate MOS device
NL8303268A (nl) * 1983-09-23 1985-04-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting en halfgeleiderinrichting vervaardigd door toepassing van een dergelijke werkwijze.
US5644533A (en) * 1992-11-02 1997-07-01 Nvx Corporation Flash memory system, and methods of constructing and utilizing same
WO1994010686A1 (en) * 1992-11-02 1994-05-11 Nvx Corporation Flash memory system, and methods of constructing and utilizing same
US6127262A (en) * 1996-06-28 2000-10-03 Applied Materials, Inc. Method and apparatus for depositing an etch stop layer
US6083852A (en) * 1997-05-07 2000-07-04 Applied Materials, Inc. Method for applying films using reduced deposition rates
US6297096B1 (en) * 1997-06-11 2001-10-02 Saifun Semiconductors Ltd. NROM fabrication method
US5966603A (en) * 1997-06-11 1999-10-12 Saifun Semiconductors Ltd. NROM fabrication method with a periphery portion
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6633499B1 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Method for reducing voltage drops in symmetric array architectures
US6633496B2 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Symmetric architecture for memory cells having widely spread metal bit lines
US6430077B1 (en) 1997-12-12 2002-08-06 Saifun Semiconductors Ltd. Method for regulating read voltage level at the drain of a cell in a symmetric array
US6033998A (en) * 1998-03-09 2000-03-07 Lsi Logic Corporation Method of forming variable thickness gate dielectrics
US6215148B1 (en) 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
KR100455737B1 (ko) 1998-12-30 2005-04-19 주식회사 하이닉스반도체 반도체소자의게이트산화막형성방법
US6429063B1 (en) 1999-10-26 2002-08-06 Saifun Semiconductors Ltd. NROM cell with generally decoupled primary and secondary injection
US6214672B1 (en) * 1999-10-28 2001-04-10 United Semiconductor Corp. Method for manufacturing two-bit flash memory
US6928001B2 (en) 2000-12-07 2005-08-09 Saifun Semiconductors Ltd. Programming and erasing methods for a non-volatile memory cell
US6490204B2 (en) 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US6396741B1 (en) 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
US6614692B2 (en) 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6677805B2 (en) 2001-04-05 2004-01-13 Saifun Semiconductors Ltd. Charge pump stage with body effect minimization
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
US6636440B2 (en) 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
US6643181B2 (en) 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US7098107B2 (en) * 2001-11-19 2006-08-29 Saifun Semiconductor Ltd. Protective layer in memory device and method therefor
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
US6583007B1 (en) 2001-12-20 2003-06-24 Saifun Semiconductors Ltd. Reducing secondary injection effects
US6700818B2 (en) 2002-01-31 2004-03-02 Saifun Semiconductors Ltd. Method for operating a memory device
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6826107B2 (en) 2002-08-01 2004-11-30 Saifun Semiconductors Ltd. High voltage insertion in flash memory cards
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US7142464B2 (en) 2003-04-29 2006-11-28 Saifun Semiconductors Ltd. Apparatus and methods for multi-level sensing in a memory array
US6887757B2 (en) * 2003-05-14 2005-05-03 Macronix International Co., Ltd. Method of manufacturing flash memory
US7123532B2 (en) 2003-09-16 2006-10-17 Saifun Semiconductors Ltd. Operating array cells with matched reference cells
US7317633B2 (en) 2004-07-06 2008-01-08 Saifun Semiconductors Ltd Protection of NROM devices from charge damage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US7535765B2 (en) 2004-12-09 2009-05-19 Saifun Semiconductors Ltd. Non-volatile memory device and method for reading cells
CN1838323A (zh) 2005-01-19 2006-09-27 赛芬半导体有限公司 可预防固定模式编程的方法
US8053812B2 (en) * 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
EP1746645A3 (en) 2005-07-18 2009-01-21 Saifun Semiconductors Ltd. Memory array with sub-minimum feature size word line spacing and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7221138B2 (en) * 2005-09-27 2007-05-22 Saifun Semiconductors Ltd Method and apparatus for measuring charge pump output current
US7352627B2 (en) 2006-01-03 2008-04-01 Saifon Semiconductors Ltd. Method, system, and circuit for operating a non-volatile memory array
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
KR100751776B1 (ko) * 2006-02-27 2007-09-04 주식회사 케이에스티 청정강 제조용 산화몰리브덴 브리케트 및 그 제조방법
US7638835B2 (en) * 2006-02-28 2009-12-29 Saifun Semiconductors Ltd. Double density NROM with nitride strips (DDNS)
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7605579B2 (en) 2006-09-18 2009-10-20 Saifun Semiconductors Ltd. Measuring and controlling current consumption and output current of charge pumps
US20080180160A1 (en) * 2007-01-31 2008-07-31 Infineon Technologies Ag High voltage dual gate cmos switching device and method
US8064255B2 (en) * 2007-12-31 2011-11-22 Cypress Semiconductor Corporation Architecture of a nvDRAM array and its sense regime
US8059458B2 (en) * 2007-12-31 2011-11-15 Cypress Semiconductor Corporation 3T high density nvDRAM cell
US8916432B1 (en) * 2014-01-21 2014-12-23 Cypress Semiconductor Corporation Methods to integrate SONOS into CMOS flow
JP2019102520A (ja) * 2017-11-29 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3967981A (en) * 1971-01-14 1976-07-06 Shumpei Yamazaki Method for manufacturing a semiconductor field effort transistor
US3798752A (en) * 1971-03-11 1974-03-26 Nippon Electric Co Method of producing a silicon gate insulated-gate field effect transistor
US3986903A (en) * 1974-03-13 1976-10-19 Intel Corporation Mosfet transistor and method of fabrication
JPS5293278A (en) * 1976-01-30 1977-08-05 Matsushita Electronics Corp Manufacture for mos type semiconductor intergrated circuit
JPS52105784A (en) * 1976-03-01 1977-09-05 Sony Corp Mios type memory unit
US4035198A (en) * 1976-06-30 1977-07-12 International Business Machines Corporation Method of fabricating field effect transistors having self-registering electrical connections between gate electrodes and metallic interconnection lines, and fabrication of integrated circuits containing the transistors
US4179311A (en) * 1977-01-17 1979-12-18 Mostek Corporation Method of stabilizing semiconductor device by converting doped poly-Si to polyoxides
US4151021A (en) * 1977-01-26 1979-04-24 Texas Instruments Incorporated Method of making a high density floating gate electrically programmable ROM
JPS544086A (en) * 1977-06-10 1979-01-12 Fujitsu Ltd Memory circuit unit
US4224733A (en) * 1977-10-11 1980-09-30 Fujitsu Limited Ion implantation method
US4149307A (en) * 1977-12-28 1979-04-17 Hughes Aircraft Company Process for fabricating insulated-gate field-effect transistors with self-aligned contacts
US4198252A (en) * 1978-04-06 1980-04-15 Rca Corporation MNOS memory device
US4268328A (en) * 1978-04-21 1981-05-19 Mcdonnell Douglas Corporation Stripped nitride MOS/MNOS process
US4221045A (en) * 1978-06-06 1980-09-09 Rockwell International Corporation Self-aligned contacts in an ion implanted VLSI circuit
DE2832388C2 (de) * 1978-07-24 1986-08-14 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen von MNOS- und MOS-Transistoren in Silizium-Gate-Technologie auf einem Halbleitersubstrat
US4229755A (en) * 1978-08-15 1980-10-21 Rockwell International Corporation Fabrication of very large scale integrated circuits containing N-channel silicon gate nonvolatile memory elements
JPS5530846A (en) * 1978-08-28 1980-03-04 Hitachi Ltd Method for manufacturing fixed memory
US4170500A (en) * 1979-01-15 1979-10-09 Fairchild Camera And Instrument Corporation Process for forming field dielectric regions in semiconductor structures without encroaching on device regions

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0448244U (ja) * 1990-08-31 1992-04-23

Also Published As

Publication number Publication date
FR2458902B1 (ja) 1983-01-21
FR2458902A1 (fr) 1981-01-02
GB2053565A (en) 1981-02-04
CA1141868A (en) 1983-02-22
DE2923995A1 (de) 1980-12-18
JPS562652A (en) 1981-01-12
DE2923995C2 (de) 1985-11-07
US4306353A (en) 1981-12-22
GB2053565B (en) 1983-06-29

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