JPH0122773B2 - - Google Patents
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- JPH0122773B2 JPH0122773B2 JP23821783A JP23821783A JPH0122773B2 JP H0122773 B2 JPH0122773 B2 JP H0122773B2 JP 23821783 A JP23821783 A JP 23821783A JP 23821783 A JP23821783 A JP 23821783A JP H0122773 B2 JPH0122773 B2 JP H0122773B2
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- circuit
- digital
- analog
- processing circuit
- signal processing
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、デイジタル信号処理回路を利用し
て、通信回線あるいは回路網の終端インピーダン
スとして所望の二端子インピーダンスを発生させ
るに適する二端子インピーダンス回路の構成に関
するものである。特に、本発明は同一発明者およ
び同一出願人による先願（特願昭58−41327、昭
和58年３月11日出願、特開昭59−167109号）の発
明の改良に関するものである。
て、通信回線あるいは回路網の終端インピーダン
スとして所望の二端子インピーダンスを発生させ
るに適する二端子インピーダンス回路の構成に関
するものである。特に、本発明は同一発明者およ
び同一出願人による先願（特願昭58−41327、昭
和58年３月11日出願、特開昭59−167109号）の発
明の改良に関するものである。
二端子に現れるアナログ信号をデイジタル信号
に変換して、このデイジタル信号をデイジタル信
号処理回路により所定の伝達関数で処理し、その
出力デイジタル信号をアナログ信号に変換して、
上記二端子に帰還接続するように構成され、上記
二端子に現れるインピーダンスを利用する二端子
インピーダンス回路が知られている。例えば、特
開昭57−99828には、ライン終端インピーダンス
にマツチングされた出力インピーダンス自動デイ
ジタル合成回路がある。
に変換して、このデイジタル信号をデイジタル信
号処理回路により所定の伝達関数で処理し、その
出力デイジタル信号をアナログ信号に変換して、
上記二端子に帰還接続するように構成され、上記
二端子に現れるインピーダンスを利用する二端子
インピーダンス回路が知られている。例えば、特
開昭57−99828には、ライン終端インピーダンス
にマツチングされた出力インピーダンス自動デイ
ジタル合成回路がある。
第１図は従来例回路の構成図である。２個の端
子１および２は差動増幅回路３の入力に接続さ
れ、この出力は、プレフイルタ４を介してアナロ
グ・デイジタル変換回路５に入力される。このア
ナログ・デイジタル変換回路５の出力は、デシメ
ーシヨン・フイルタ６を介してデイジタル信号処
理回路７に与えられ、所定の伝達関数Hdに基づ
いて信号処理される。この出力デイジタル信号
は、補間フイルタ８を介してデイジタル・アナロ
グ変換回路９に入力されてアナログ信号に変換さ
れる。このアナログ信号はポストフイルタ１０を
経て出力増幅回路１１により上記２個の端子１お
よび２に帰還接続される。このように構成された
回路では、端子１および２の間に現れる二端子イ
ンピーダンスZ0は、デイジタル信号処理回路６の
伝達関数をＨとするとき、 Z0＝１／（Ａ・gm・Ｈ） ……(1) ただし、Ａは差動増幅回路３の増幅率、gmは
出力増幅回路９の変換コンダクタンス と表わすことができる。
子１および２は差動増幅回路３の入力に接続さ
れ、この出力は、プレフイルタ４を介してアナロ
グ・デイジタル変換回路５に入力される。このア
ナログ・デイジタル変換回路５の出力は、デシメ
ーシヨン・フイルタ６を介してデイジタル信号処
理回路７に与えられ、所定の伝達関数Hdに基づ
いて信号処理される。この出力デイジタル信号
は、補間フイルタ８を介してデイジタル・アナロ
グ変換回路９に入力されてアナログ信号に変換さ
れる。このアナログ信号はポストフイルタ１０を
経て出力増幅回路１１により上記２個の端子１お
よび２に帰還接続される。このように構成された
回路では、端子１および２の間に現れる二端子イ
ンピーダンスZ0は、デイジタル信号処理回路６の
伝達関数をＨとするとき、 Z0＝１／（Ａ・gm・Ｈ） ……(1) ただし、Ａは差動増幅回路３の増幅率、gmは
出力増幅回路９の変換コンダクタンス と表わすことができる。
しかし、実際の回路では、アナログ・デイジタ
ル変換回路５、デイジタル・アナログ変換回路９
をはじめ、フイルタ４，６，１０およびデイジタ
ル処理回路７には信号遅延があり、この遅延時間
をｔとすれば、二端子インピーダンスは、 Ｚ＝〔１／（Ａ・gm・Ｈ）〕・exp（j2π・ｔ） ……(2) となる。ここでは信号周波数である。この(2)式
からわかるように、周波数が高いほど遅延時間ｔ
の影響は大きくなり、所望の二端子インピーダン
スZ0からのずれが大きくなり、終端として利用す
るときには不整合減衰量特性の劣化を招く欠点が
ある。
ル変換回路５、デイジタル・アナログ変換回路９
をはじめ、フイルタ４，６，１０およびデイジタ
ル処理回路７には信号遅延があり、この遅延時間
をｔとすれば、二端子インピーダンスは、 Ｚ＝〔１／（Ａ・gm・Ｈ）〕・exp（j2π・ｔ） ……(2) となる。ここでは信号周波数である。この(2)式
からわかるように、周波数が高いほど遅延時間ｔ
の影響は大きくなり、所望の二端子インピーダン
スZ0からのずれが大きくなり、終端として利用す
るときには不整合減衰量特性の劣化を招く欠点が
ある。
具体的な例として、従来回路により終端インピ
ーダンスの一例である抵抗Ｒと容量Ｃとの直列接
続からなるインピーダンスを実現する場合を取り
上げると、このインピーダンスを形成するための
デイジタル信号処理回路の伝達関数ＨはＳ関数を
用いれば、 Ｈ＝１／（Ｒ＋１／SC） ……(3) と表わされる。(3)式に双一次Ｓ−Ｚ変換 Ｓ＝２／Ｔ・１−Z-1／１＋Z-1 ……(4) ただし、Ｔはデイジタル信号処理周期を施す
と、 Ｈ＝a0＋a1Z-1／１＋b1Z-1 ……(5) ただし、 a0＝２・Ｃ／Ｔ＋２・Ｃ・Ｒ a1＝−２・Ｃ／Ｔ＋２・Ｃ・Ｒ b1＝Ｔ−２・Ｃ・Ｒ／Ｔ＋２・Ｃ・Ｒ が得られる。この(5)式の伝達関数はデイジタルフ
イルタの伝達関数であり、これを実現するための
デイジタルフイルタの構成には、少なくとも３係
数を有するフイルタを必要とし、その一例として
は、第２図に示す３係数を有する再帰形デイジタ
ルフイルタがある。このように、多くの係数を必
要とし、さらに、デイジタル回路による遅延時間
ｔを少なくするために、回路の高速動作を必要と
し、消費電力が増大し、集積度が低下する欠点が
ある。
ーダンスの一例である抵抗Ｒと容量Ｃとの直列接
続からなるインピーダンスを実現する場合を取り
上げると、このインピーダンスを形成するための
デイジタル信号処理回路の伝達関数ＨはＳ関数を
用いれば、 Ｈ＝１／（Ｒ＋１／SC） ……(3) と表わされる。(3)式に双一次Ｓ−Ｚ変換 Ｓ＝２／Ｔ・１−Z-1／１＋Z-1 ……(4) ただし、Ｔはデイジタル信号処理周期を施す
と、 Ｈ＝a0＋a1Z-1／１＋b1Z-1 ……(5) ただし、 a0＝２・Ｃ／Ｔ＋２・Ｃ・Ｒ a1＝−２・Ｃ／Ｔ＋２・Ｃ・Ｒ b1＝Ｔ−２・Ｃ・Ｒ／Ｔ＋２・Ｃ・Ｒ が得られる。この(5)式の伝達関数はデイジタルフ
イルタの伝達関数であり、これを実現するための
デイジタルフイルタの構成には、少なくとも３係
数を有するフイルタを必要とし、その一例として
は、第２図に示す３係数を有する再帰形デイジタ
ルフイルタがある。このように、多くの係数を必
要とし、さらに、デイジタル回路による遅延時間
ｔを少なくするために、回路の高速動作を必要と
し、消費電力が増大し、集積度が低下する欠点が
ある。
デイジタル回路を高速化することなく、遅延時
間の影響を少なくできる構成については、デイジ
タル処理回路７とアナログ処理回路１３とを並列
に接続した構成が発明され、上記先願（特願昭58
−41327、特開昭59−167105号）により出願した。
しかし、この構成においてもデイジタル処理回路
７におけるデイジタルフイルタの構成には３係数
以上を必要とすることになり、なお回路規模を増
大させ、集積度を低下させる欠点がある。
間の影響を少なくできる構成については、デイジ
タル処理回路７とアナログ処理回路１３とを並列
に接続した構成が発明され、上記先願（特願昭58
−41327、特開昭59−167105号）により出願した。
しかし、この構成においてもデイジタル処理回路
７におけるデイジタルフイルタの構成には３係数
以上を必要とすることになり、なお回路規模を増
大させ、集積度を低下させる欠点がある。
本発明は、上記先願をさらに改良するもので、
デイジタルフイルタの係数の数を低減し、回路規
模を小さくし、集積化に有利な二端子インピーダ
ンス回路を提供することを目的とする。
デイジタルフイルタの係数の数を低減し、回路規
模を小さくし、集積化に有利な二端子インピーダ
ンス回路を提供することを目的とする。
本発明は、所望のインピーダンス成分のうち周
波数が無限大のときのインピーダンスの実数成分
をアナログ信号処理回路で構成される第二の伝達
関数で形成することにより、第一の伝達関数を実
現するデイジタルフイルタの係数を低減すること
を特徴とする。
波数が無限大のときのインピーダンスの実数成分
をアナログ信号処理回路で構成される第二の伝達
関数で形成することにより、第一の伝達関数を実
現するデイジタルフイルタの係数を低減すること
を特徴とする。
第３図により本発明の構成および作用について
説明する。
説明する。
第３図は本発明実施例回路の構成図である。２
個の端子１および２は差動増幅回路３の入力に接
続され、その出力はプレフイルタ４を介して、ア
ナログ・デイジタル変換回路５の入力に接続され
る。このアナログ・デイジタル変換回路５の出力
はデシメーシヨン・フイルタ６を介してデイジタ
ル処理回路７に加え、所定の伝達関数により処理
を実行する。その出力デイジタル信号は補間フイ
ルタ８を介して、デイジタルアナログ変換回路９
によりアナログ信号に変換し、ポストフイルタ１
０を通過させる。ポストフイルタ１０は低域濾波
器であり、一連の回路で発生する雑音を除去する
ものである。ポストフイルタ１０を通過した信号
は、出力増幅回路１１に入力し、その差動出力は
端子１および２に帰還結合する。
個の端子１および２は差動増幅回路３の入力に接
続され、その出力はプレフイルタ４を介して、ア
ナログ・デイジタル変換回路５の入力に接続され
る。このアナログ・デイジタル変換回路５の出力
はデシメーシヨン・フイルタ６を介してデイジタ
ル処理回路７に加え、所定の伝達関数により処理
を実行する。その出力デイジタル信号は補間フイ
ルタ８を介して、デイジタルアナログ変換回路９
によりアナログ信号に変換し、ポストフイルタ１
０を通過させる。ポストフイルタ１０は低域濾波
器であり、一連の回路で発生する雑音を除去する
ものである。ポストフイルタ１０を通過した信号
は、出力増幅回路１１に入力し、その差動出力は
端子１および２に帰還結合する。
差動増幅回路３の出力は分岐してアナログ処理
回路１３に入力され、そのアナログ処理回路１３
の出力は、加算回路１４で出力増幅回路１１の入
力に加算される。
回路１３に入力され、そのアナログ処理回路１３
の出力は、加算回路１４で出力増幅回路１１の入
力に加算される。
ここで本発明の特徴とするところは、このアナ
ログ処理回路１３の伝達関数にある。すなわち、
本発明の回路は、きわめて高い周波数域でアナロ
グ信号処理回路１３のインピーダンスが、この二
端子インピーダンス回路で発生する所望のインピ
ーダンスの実数成分と等しくなるように設定され
たことを特徴とする。この二端子インピーダンス
回路が終端インピーダンスとして使用されるなら
ば、そのアナログ処理回路１３はきわめて高い周
波数域で、終端する回路の特性インピーダンス
（実数成分）と等しくなるように設定する。
ログ処理回路１３の伝達関数にある。すなわち、
本発明の回路は、きわめて高い周波数域でアナロ
グ信号処理回路１３のインピーダンスが、この二
端子インピーダンス回路で発生する所望のインピ
ーダンスの実数成分と等しくなるように設定され
たことを特徴とする。この二端子インピーダンス
回路が終端インピーダンスとして使用されるなら
ば、そのアナログ処理回路１３はきわめて高い周
波数域で、終端する回路の特性インピーダンス
（実数成分）と等しくなるように設定する。
第３図において、端子１および２の間に現れる
二端子インピーダンスＺは、デイジタル処理回路
７の伝達関数（第１の伝達関数）をHd、アナロ
グ処理回路の伝達関数（第２伝達関数）をHaと
するとき、 Ｚ＝１／〔Ａ・gm・（Hd＋Ha）〕 ……(6) ただし、Ａは差動増幅回路３の増幅率、gmは
出力増幅回路１１の変換コンダクタンス、 と表わされる。ここで、二端子インピーダンスＺ
としてはさまざまなものが考えられるが、例とし
て、第４図ａに示す抵抗Ｒ１と容量Ｃ１の直列回
路または第４図ｂに示す抵抗Ｒ１と、容量Ｃ１と
抵抗Ｒ２と並列回路との直列インピーダンスで表
されるものが適当である。ここでは一つの実施例
として抵抗Ｒ１と容量Ｃ１との直列インピーダン
スを形成する場合について詳しく説明する。
二端子インピーダンスＺは、デイジタル処理回路
７の伝達関数（第１の伝達関数）をHd、アナロ
グ処理回路の伝達関数（第２伝達関数）をHaと
するとき、 Ｚ＝１／〔Ａ・gm・（Hd＋Ha）〕 ……(6) ただし、Ａは差動増幅回路３の増幅率、gmは
出力増幅回路１１の変換コンダクタンス、 と表わされる。ここで、二端子インピーダンスＺ
としてはさまざまなものが考えられるが、例とし
て、第４図ａに示す抵抗Ｒ１と容量Ｃ１の直列回
路または第４図ｂに示す抵抗Ｒ１と、容量Ｃ１と
抵抗Ｒ２と並列回路との直列インピーダンスで表
されるものが適当である。ここでは一つの実施例
として抵抗Ｒ１と容量Ｃ１との直列インピーダン
スを形成する場合について詳しく説明する。
上記(6)式において
１／Ａ・gm・Ha
に着目すると、これはアナログ処理回路１３のル
ープで形成されるインピーダンスである。いま、
このアナログ処理回路１３のループで形成するイ
ンピーダンスを実数成分のみのR0に等しくなる
ように設定すると仮定すれば、アナログ処理回路
１３の第２の伝達関数Haは、 Ha＝１／Ａ・gm・R0 ……(7) で与えられる。一方、デイジタル処理回路７の第
１の伝達関数HdはＳ関数を用いて次式で与えら
れる。
ープで形成されるインピーダンスである。いま、
このアナログ処理回路１３のループで形成するイ
ンピーダンスを実数成分のみのR0に等しくなる
ように設定すると仮定すれば、アナログ処理回路
１３の第２の伝達関数Haは、 Ha＝１／Ａ・gm・R0 ……(7) で与えられる。一方、デイジタル処理回路７の第
１の伝達関数HdはＳ関数を用いて次式で与えら
れる。
Hd＝−１＋Ｓ・C1・（R0−R1）／Ａ・gm.R0（１＋Ｓ
・C1・R1）……(8) この(8)式を実現するデイジタルフイルタを設計
するために、(8)式に双一次Ｓ−Ｚ変換を施すと、 Hd（Z-1）＝a0＋a1・Z-1／１＋b1・Z-1 ……(9) が得られる。ここで a0＝１／A0・gm・R0 a1＝C1・（R0−R1）／Ａ・gm・R0 b1＝Ｔ−２・C1・R1／Ｔ＋２・C1・R1 ただし、Ｔはデイジタル信号処理周期、 である。この(9)式で与えられる伝達関数は第２図
に示した３係数をもつ巡回形デイジタルフイルタ
回路で構成することができる。ここで、本発明の
特徴であるアナログ処理回路１３について、ルー
プで形成するインピーダンスＲ０を、周波数が無
限大のときのインピーダンスの実数成分Ｒ１、つ
まり第４図ａ，ｂの場合を例にあげれば に等しくなるように第２の伝達関数Haを設定す
ると a1＝０ となるためデイジタル処理回路の第１の伝達関数
Hdは Hd（Z-1）＝a0／１＋b1・Z-1 ……(10) と簡略化され、これは第５図に示す２係数のみを
もつ巡回形デイジタルフイルタ回路で実現するこ
とができることになる。このとき第２の伝達関数
Haは Ha＝１／Ａ・gm・R1 ……(11) で与えられ、第６図ａ，ｂに示す利得 １／Ａ・gm・R1 をもつ簡易な回路により実現することができる。
・C1・R1）……(8) この(8)式を実現するデイジタルフイルタを設計
するために、(8)式に双一次Ｓ−Ｚ変換を施すと、 Hd（Z-1）＝a0＋a1・Z-1／１＋b1・Z-1 ……(9) が得られる。ここで a0＝１／A0・gm・R0 a1＝C1・（R0−R1）／Ａ・gm・R0 b1＝Ｔ−２・C1・R1／Ｔ＋２・C1・R1 ただし、Ｔはデイジタル信号処理周期、 である。この(9)式で与えられる伝達関数は第２図
に示した３係数をもつ巡回形デイジタルフイルタ
回路で構成することができる。ここで、本発明の
特徴であるアナログ処理回路１３について、ルー
プで形成するインピーダンスＲ０を、周波数が無
限大のときのインピーダンスの実数成分Ｒ１、つ
まり第４図ａ，ｂの場合を例にあげれば に等しくなるように第２の伝達関数Haを設定す
ると a1＝０ となるためデイジタル処理回路の第１の伝達関数
Hdは Hd（Z-1）＝a0／１＋b1・Z-1 ……(10) と簡略化され、これは第５図に示す２係数のみを
もつ巡回形デイジタルフイルタ回路で実現するこ
とができることになる。このとき第２の伝達関数
Haは Ha＝１／Ａ・gm・R1 ……(11) で与えられ、第６図ａ，ｂに示す利得 １／Ａ・gm・R1 をもつ簡易な回路により実現することができる。
さらに、デイジタル処理回路７の出力となるデ
イジタル・アナログ変換回路９の出力とアナログ
処理回路１３の出力とを加算する加算回路１４に
第７図に示すような加算増幅回路を用い、デイジ
タル処理回路の出力を利得 −１／Ａ・gm・R1 に増幅することにより、第１の伝達関数を実現す
るデイジタルフイルタの係数は第８図に示すよう
にb1の１係数のみで構成することができ、デイジ
タル処理回路の大幅な簡易化が図れることにな
る。
イジタル・アナログ変換回路９の出力とアナログ
処理回路１３の出力とを加算する加算回路１４に
第７図に示すような加算増幅回路を用い、デイジ
タル処理回路の出力を利得 −１／Ａ・gm・R1 に増幅することにより、第１の伝達関数を実現す
るデイジタルフイルタの係数は第８図に示すよう
にb1の１係数のみで構成することができ、デイジ
タル処理回路の大幅な簡易化が図れることにな
る。
本構成では、デイジタル処理回路７には比較的
低い周波数の成分の信号が通過するので、遅延時
間の影響は小さくなる。またアナログ処理回路１
３では原則的にその振幅周波数特性に起因する遅
延以外の余剰位相推移あるいは余剰遅延はないの
で遅延時間の影響はほとんど無視できる。このた
め、デイジタル回路での遅延時間の影響を大幅に
改善することができその低速化を図ることができ
る。
低い周波数の成分の信号が通過するので、遅延時
間の影響は小さくなる。またアナログ処理回路１
３では原則的にその振幅周波数特性に起因する遅
延以外の余剰位相推移あるいは余剰遅延はないの
で遅延時間の影響はほとんど無視できる。このた
め、デイジタル回路での遅延時間の影響を大幅に
改善することができその低速化を図ることができ
る。
上記説明では各アナログ処理回路１３につい
て、利得が固定的に設定されるように説明した
が、各回路は外部からの制御信号により、利得を
可変に設定しておくことが有用である。このため
の構成例として、第６図ａ，ｂに対して、それぞ
れ第９図ａ，ｂの回路を用いることができる。ま
た、第７図の回路に対して、第１０図の回路を用
いることができる。
て、利得が固定的に設定されるように説明した
が、各回路は外部からの制御信号により、利得を
可変に設定しておくことが有用である。このため
の構成例として、第６図ａ，ｂに対して、それぞ
れ第９図ａ，ｂの回路を用いることができる。ま
た、第７図の回路に対して、第１０図の回路を用
いることができる。
上記実施例回路で説明したデシメーシヨンフイ
ルタ６、補間フイルタ８は、アナログ・デイジタ
ル変換回路５の変換速度とデイジタル処理回路７
の処理速度が異なるときに有用となるものであ
り、この二つのフイルタ６，８は本発明の基本動
作には直接関係ないので、これらの一方または双
方は必ずしも挿入しなくとも本発明を実施するこ
とができる。
ルタ６、補間フイルタ８は、アナログ・デイジタ
ル変換回路５の変換速度とデイジタル処理回路７
の処理速度が異なるときに有用となるものであ
り、この二つのフイルタ６，８は本発明の基本動
作には直接関係ないので、これらの一方または双
方は必ずしも挿入しなくとも本発明を実施するこ
とができる。
デイジタル処理回路７およびアナログ処理回路
１３の各伝達関数を設定する方法については、設
計に基づいて、あるいは特定の装置への装備につ
いて、半固定的に与える方法と、可変の設定回路
を入力信号に応じて適応的に制御する方法のいず
れでもよい。さらに、自動的に制御する方法で
は、マイクロプロセツサによる制御回路を設け、
この制御回路に設定のパターンを記憶しておきこ
れを与える方法と、信号入力よりその都度演算を
実行して、設定パターンを算出する方法とがあ
る。本発明の回路は、その使用目的に応じてその
いずれの方法をも採ることができる。
１３の各伝達関数を設定する方法については、設
計に基づいて、あるいは特定の装置への装備につ
いて、半固定的に与える方法と、可変の設定回路
を入力信号に応じて適応的に制御する方法のいず
れでもよい。さらに、自動的に制御する方法で
は、マイクロプロセツサによる制御回路を設け、
この制御回路に設定のパターンを記憶しておきこ
れを与える方法と、信号入力よりその都度演算を
実行して、設定パターンを算出する方法とがあ
る。本発明の回路は、その使用目的に応じてその
いずれの方法をも採ることができる。
以上説明したように、本発明の構成により、デ
イジタル処理回路でデイジタル信号処理のために
生じる遅延時間の影響を小さくできるばかりでな
く、デイジタル処理回路を簡易な回路で構成でき
る二端子インピーダンス回路が実現される。特
に、デイジタル処理回路のフイルタ係数の数が低
減されるので、乗算器等に要する回路規模は小さ
くなり、また乗算を多重化して処理する場合に
は、その処理速度を低減できる利点がある。した
がつて、本発明の回路を集積回路により実現する
場合には、集積度を向上させ、回路を小型化する
ことができる。
イジタル処理回路でデイジタル信号処理のために
生じる遅延時間の影響を小さくできるばかりでな
く、デイジタル処理回路を簡易な回路で構成でき
る二端子インピーダンス回路が実現される。特
に、デイジタル処理回路のフイルタ係数の数が低
減されるので、乗算器等に要する回路規模は小さ
くなり、また乗算を多重化して処理する場合に
は、その処理速度を低減できる利点がある。した
がつて、本発明の回路を集積回路により実現する
場合には、集積度を向上させ、回路を小型化する
ことができる。
第１図は従来例回路の構成図。第２図は従来例
回路におけるデイジタル処理回路の構成図。第３
図は本発明実施例回路の構成図。第４図は本発明
実施例回路で実現する二端子インピーダンスの構
成例図。第５図は本発明におけるデイジタル処理
回路の構成例図。第６図はアナログ処理回路の構
成例図。第７図はアナログ処理回路の構成例図。
第８図はデイジタル処理回路の構成例図。第９図
はアナログ処理回路の構成例図。第１０図はアナ
ログ処理回路の構成例図。 １，２…端子、３…差動増幅回路、４…プレフ
イルタ、５…アナログ・デイジタル変換回路、６
…デシメーシヨンフイルタ、７…デイジタル処理
回路、８…補間フイルタ、９…デイジタル・アナ
ログ変換回路、１０…ポストフイルタ、１１…出
力増幅回路、１２…遅延回路、１３…アナログ処
理回路、１４…加算回路。
回路におけるデイジタル処理回路の構成図。第３
図は本発明実施例回路の構成図。第４図は本発明
実施例回路で実現する二端子インピーダンスの構
成例図。第５図は本発明におけるデイジタル処理
回路の構成例図。第６図はアナログ処理回路の構
成例図。第７図はアナログ処理回路の構成例図。
第８図はデイジタル処理回路の構成例図。第９図
はアナログ処理回路の構成例図。第１０図はアナ
ログ処理回路の構成例図。 １，２…端子、３…差動増幅回路、４…プレフ
イルタ、５…アナログ・デイジタル変換回路、６
…デシメーシヨンフイルタ、７…デイジタル処理
回路、８…補間フイルタ、９…デイジタル・アナ
ログ変換回路、１０…ポストフイルタ、１１…出
力増幅回路、１２…遅延回路、１３…アナログ処
理回路、１４…加算回路。
Claims (1)
- 【特許請求の範囲】 １ ２個の端子と、 この２個の端子に現れるアナログ電圧をデイジ
タル信号に変換するアナログ・デイジタル変換回
路と、 このアナログ・デイジタル変換回路の出力を入
力とし、デイジタル信号処理により第一の伝達関
数で変換したデイジタル信号を出力するデイジタ
ル信号処理回路と、 このデイジタル信号処理回路の出力デイジタル
信号をアナログ信号に変換するデイジタル・アナ
ログ変換回路と を備え、 このデイジタル・アナログ変換回路の出力を上
記２個の端子に帰還接続して上記２個の端子に現
れる二端子インピーダンスを利用するように構成
され、 上記２個の端子に現れる信号を入力とし、アナ
ログ信号処理により第二の伝達関数で変換したア
ナログ信号を出力するアナログ信号処理回路と、 このアナログ信号処理回路の出力を上記デイジ
タル・アナログ変換回路の出力に加算して上記２
個の端子に帰還接続する加算回路と を備え、 上記２個の端子間の信号のうち低い周波数成分
の信号は上記デイジタル信号処理回路を通過し、
高い周波数成分の信号は上記アナログ信号処理回
路を通過するように構成された 二端子インピーダンス回路において、 上記アナログ信号処理回路は、極めて高い周波
数で、そのインピーダンスが上記二端子に現れる
所望のインピーダンスの実数成分と等しくなるよ
うに設定されたことを特徴とする 二端子インピーダンス回路。 ２ デイジタル信号処理回路が、外部から制御可
能な２係数のデイジタル回路により構成された特
許請求の範囲第１項に記載の二端子インピーダン
ス回路。 ３ 加算回路が外部から利得制御が可能な回路で
あり、 デイジタル信号処理回路が、外部から制御可能
な１係数のデイジタル回路により構成された特許
請求の範囲第１項に記載の二端子インピーダンス
回路。 ４ アナログ信号処理回路が外部から制御可能な
回路を含む特許請求の範囲第１項に記載の二端子
インピーダンス回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23821783A JPS60130209A (ja) | 1983-12-16 | 1983-12-16 | 二端子インピ−ダンス回路 |
| DE3408384A DE3408384C2 (de) | 1983-03-11 | 1984-03-08 | Schaltkreis zur Nachbildung einer Impedanz |
| CA000449307A CA1233254A (en) | 1983-03-11 | 1984-03-09 | Two terminal impedance circuit |
| US06/588,179 US4633225A (en) | 1983-03-11 | 1984-03-12 | Impedance line matching device using feedback |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23821783A JPS60130209A (ja) | 1983-12-16 | 1983-12-16 | 二端子インピ−ダンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60130209A JPS60130209A (ja) | 1985-07-11 |
| JPH0122773B2 true JPH0122773B2 (ja) | 1989-04-27 |
Family
ID=17026884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23821783A Granted JPS60130209A (ja) | 1983-03-11 | 1983-12-16 | 二端子インピ−ダンス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130209A (ja) |
-
1983
- 1983-12-16 JP JP23821783A patent/JPS60130209A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60130209A (ja) | 1985-07-11 |
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