JPH01228173A - サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電力用半導体素子に係り、特に、臨界オン電
流上昇率（以下、ｄ　ｉ　／　ｄ　ｔ　）耐量およびス
イッチングパワー耐量の大きな高耐圧サイリスタに関す
る。

（従来の技術） 従来、サイリスタのｄ　ｉ／ｄ　を耐量ないしはスイッ
チングパワー耐量を高める手法については、アイ・イー
・イー・イー、トランザクションオン　エレクトロン　
デバイス　イーデー３０゜第７巻（１９８３年）第８１
６頁から第８２４頁（ＩＥＥＥ、　Ｔｒａｎｓ　、　Ｅ
ｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、　ＥＤ　−３０。

Ｎ住７　（１９８３）ＰＰ８１６−８２４）、或いはア
イ・イー・イー・イー、トランザクションオン　エレク
トロン　デバイス　イーデー３４゜第１０巻（１９８７
年）第２１９２頁から第２１９９頁（ＩＥＥＥ、　Ｔｒ
ａｐｓ　、　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ。

ＥＤ−３４，Ｎｏ、１０　（１９８７）ＰＰ２１９２−
２１９９）において論じられている。

第２図、第３図は、それぞれ前述した従来技術の素子構
造を示している。

第２図において、ｎベース層３の両生表面にはｐエミツ
タ層２およびｎベース層４が接しており、該ｐエミツタ
層２の表面にはアノード電極１が形成されている。

また、ｎベース層４の表面には、第１パイロツトサイリ
スタ（補助サイリスタ）用ｎエミツタ層７、第２パイロ
ットサイリスタ用ｎエミッタ層１１、主サイリスタ用ｎ
エミツタ層５、および電極１０が形成されている。

さらに、該第１パイロットサイリスタ用ｎエミッタ層７
、第２パイロットサイリスタ用ｎエミッタ層１１、主サ
イリスタ用ｎエミツタ層５の表面には、それぞれ第１パ
イロツトサイリスタ電極８、第２パイロツトサイリスタ
電極１２、主サイリスタ部カソード電極６が形成されて
いる。

さらに、第１パイロツトサイリスタと第２パイロツトサ
イリスタとの間のｎベース層４、および第２パイロツト
サイリスタと主サイリスタとの間のｎベース層４には、
それぞれ抵抗領域１３．１４がエツチングなどの適宜の
手法によって形成されている。

このような構成を有する従来技術のサイリスタでは、前
記抵抗領域１３．１４によってサイリスタのターンオン
時の電流の急激な立ち上がりが抑制され、ｄ　ｉ／ｄ　
を耐量およびスイッチングパワー耐量が高められていた
。

第３図においても、第２図と同様に第１パイロットサイ
リスタ用ｎエミッタ層７と第２パイロットサイリスタ用
ｎエミッタ層１７との間のｎベース層４には、２００Ω
の抵抗領域が形成されている。

なお、同図において第２図と同一の符号は同一または同
等部分を表し、ｎベース層４に形成された溝３０は、入
射される光エネルギＧを効率よく光電流に変換するため
の溝であり、溝３１は電流制限用の溝である。

（発明が解決しようとする課題） 上記した従来技術においては、抵抗領域１３．１４は主
にｐベース層をエツチングすることにより形成されてい
たが、エツチングでは抵抗値を精密に制御することが難
しく、その処理工程も繁雑であった。

本発明の目的は、上記した問題点を解決し、簡単な製造
方法によって、ｄｉ／ｄｔ耐量およびスイッチングパワ
ー耐量を向上させることができる高耐圧サイリスタを提
供することにある。

（課題を解決するための手段） 上記目的は、主サイリスタ領域のｎエミツタ層に比べて
、パイロットサイリスタ領域のｎエミツタ層の注入効率
を小さくすることで達成される。

具体的には、主サイリスタのｎエミツタ層の不純物濃度
を、パイロットサイリスタのｎエミツタ層の不純物濃度
よりも高くするか、或いは主サイリスタのｎエミツタ層
の厚さを、パイロットサイリスタのｎエミツタ層の厚さ
よりも厚くすることにより実現できる。

（作用） パイロットサイリスタ領域のｎエミツタ層の注入効率を
主サイリスタのそれよりも小さくしたので、主サイリス
タの方がパイロットサイリスタよりも電流を流しやすく
なる。

すなわち、パイロットサイリスタがターンオンし始める
と、電流は直ちに主サイリスタへと移行する。

したがって、ターンオン初期の電流集中がなくなり、高
いｄ　ｉ／ｄ　を耐量ないしはスイッチングパワー耐ｍ
を得ることができる。

（実施例） 以下、本発明の実施例を図を用いて説明する。

第１図（ａ）は、本発明を適用した光トリガサイリスタ
のゲート領域近傍の平面図を、同図（ｂ）は、同図（ａ
）のＡ−Ａ線での断面図を示している。また、それぞれ
第２図と同一の符号は、同一または同等部分を表わして
おり、ｐベース層にはエミッタ短絡孔９が形成されてい
る。なお、同図（ａ）においては、説明を簡単にするた
めに主サイリスタ部カソード電極６は省略しである。

ｎエミツタ層５を陰極とする主サイリスタのゲート領域
には、ｎエミツタ層７を陰極とするパイロットサイリス
タが形成されており、そのｎエミツタ層７の不純物１度
は、主サイリスタのｎエミツタ層５に比べて低くなって
いる。

一般に、エミツタ層の不純物濃度を低くするとエミツタ
層からベース層へのキャリヤの注入効率が低下すること
が知られている。また、注入効率を低下させると、エミ
ツタ層からベース層へ注入されるキャリヤ（ｎエミッタ
の場合は電子）が少なくなるため、この領域の順電圧降
下は高くなる。

そして、サイリスタが導通状態を維持できる最小の電流
、即ち保持電流も大きくなる。

第１０図はこの様子を示したもので、ｎエミツタ層を熱
拡散により形成した場合（点線）、およびイオン打込み
により形成した場合（実線）の電圧−電流特性を示して
いる。

このとき、熱拡散により形成したｎエミツタ層の表面不
純物濃度は３×１０２０ＣＩＩ＋−３，厚さは約１０μ
ｍである。一方、イオン打込みの条件は加速電圧が１２
０　ｋｅＶであり、ドーズ量は３×１０〜７×１０１５
ｃＩＴｌ−２まで変化させながら測定した。アニール条
件はいずれも９５０℃。

１００分であり、アニール後の厚さは約１．４μｍであ
る。

図から、保持電流はｎエミツタ層を熱拡散により形成し
た素子が最も小さく、イオン打込みにより形成した場合
には、ドーズ量が小さくなるほど保持電流が大きいこと
が分かる。

このように、エミツタ層の不純物濃度を下げた場合、順
方向電圧降下および保持電流が大きくなるが、これは、
エミツタ層の不純物濃度が低くなると、同一面積、同一
印加電圧において流すことが出来る電流が小さくなるこ
とを意味している。

したがって、エミツタ層の不純物濃度分布が異なる２個
のサイリスタを並列動作させた場合、エミッタの不純物
濃度が高い方のサイリスタに、より大きな電流が流れる
ことは容易に理解されるであろう。

本発明は、このような現象を積極的に利用したものであ
る。即ち、本実施例ではパイロットサイリスタのエミッ
タ不純物濃度を主サイリスタの不純物濃度よりも低くし
であるため、パイロットサイリスタのエミッタ不純物濃
度分布と主サイリスタのそれとを同じにした場合に比べ
、ターンオン初期のパイロットサイリスタから主サイリ
スタへの電流の移行が、より速やかに行なわれる。換言
すれば、パイロットサイリスタがオン状態になると、直
ちに主サイリスタもオン状態となる。

したがって、ターンオン時の電流集中が緩和されて、ｄ
　ｉ／ｄ　を耐量およびスイッチングパワー耐量を向上
させることができる。

第４図は、このような構造のサイリスタに於いて、イオ
ン打込みによって形成されるパイロットサイリスタ部の
ｎエミツタ層の不純物濃度とスイッチング時間との関係
を示した図である。同図において、横軸はイオン・ドー
ズ量（打込み量）を表わし、縦軸はスイッチング時間合
表わしている。

なお、スイッチング時間は素子のターンオン開始から素
子の電圧・電流が交差するまでの時刻を採用している。

通常、素子の電圧と電流の積で表わされるスイッチング
パワーは電圧と電流とが交差する点で最大となるため、
スイッチング時間の目安としてこの値を用いた。

図から、ドーズ量が大きくなると共にスイッチング時間
が長くなフていることが分る。

このように、パイロットサイリスタ部のｎエミツタ層の
濃度を低くするほどスイッチング時間が短かくなること
は、パイロットサイリスタ部のｎエミツタ層の濃度を低
くすると、より速くサイリスタ全面が導通状態になるこ
とを意味している。

即ち、パイロットサイリスタから主サイリスタへの電流
の移行が速やかに行なわれることを意味する。

本実施例のように、パイロットサイリスタのｎエミツタ
層の不純物濃度を主サイリスタのそれよりも小さくした
素子においては、スイッチングパワー耐量を、主サイリ
スタとパイロットサイリスタのｎエミツタ層の不純物分
布を同じに形成した素子に比べて２倍以上にすることが
出来た。

第５図はリンイオン・ドーズ量と表面不純物濃度との関
係を示した図である。なお、イオン打込みの加速電圧は
１２０　ＫｃＶであり、イオン打込み後のアニール条件
は９５０℃、１００分である。

図のようにドーズ量と表面不純物濃度とは比例関係にあ
り、ドーズ量を調整することで表面不純物濃度を任意に
得ることが出来る。この場合のエミツタ層の厚さは約１
．４μｍである。

本構造のサイリスタでは、特にパイロットサイリスタ部
のｎエミツタ層の表面不純物濃度を５×１０〜７　Ｘ　
１０　’ｃｍ−３とし、厚さをほぼ０．５〜２．０μｍ
としたとき、スイッチングパワー耐滑の向上が著しかっ
た。これはｎエミツタ層の表面濃度および厚さを低下さ
せ過ぎると、注入効率が極端に低下して、ｎエミツタ層
がエミッタとしての働きを失い、ベース層へのキャリヤ
の注入が無くなってパイロットサイリスタとしての機能
を失うためである。

第５図かられかるように、表面７６度５Ｘ１０１７〜７
　×、　０１９．、−３を精度よく実現するには、イオ
ン打込み法を利用することが望ましく、そのときのリン
イオンドーズ量は２×１０１３〜４ｘ１０１５（至）−
２に相当する。

第６図は本発明を過電圧自己保護型サイリスタに適用し
た場合の実施例であり、第１図と同一の符号は、同一ま
たは同等部分を表わしている。

図中の食刻領域１５は自己保護動作をする領域であり、
過電圧が印加された場合、この食刻領域１５の側壁部の
電界が高くなってアバランシェ降伏が起こり、このアバ
ランシェ電流によりサイリスタはターンオンする。自己
保護型サイリスタは素子の定格電圧でターンオンするた
め、通常のサイリスタに比べて特に高いスイッチングパ
ワー耐量が要求される。このため本願の構造を適用すれ
ば非常に有効となる。

本実施例では、パイロットサイリスタを２段に形成する
ために、パイロットサイリスタ用のｎエミッタ層７．１
１を設け、該パイロットサイリスタ用ｎエミツタ層７．
１１の間のｐベース層４に、電流制限用の抵抗領域１６
を設けている。

本実施例においても、パイロットサイリスタ用エミツタ
層７，１１は低濃度ｎエミツタ層とし、主サイリスタ５
は高濃度ｎエミツタ層として、それぞれの注入効率を異
ならせていることは第１図に示した実施例と同様である
。

なお、この抵抗領域１６は食刻領域１５の外周に円環状
にｐベース層４の表面をエツチング（食刻）することで
形成される。この場合、自己保護領域となる食刻領域１
５の深さは約８０μｍであり、抵抗領域１６の深さは約
２０μｍ１幅は０．５〜１．５器である。

また、このようにパイロットサイリスタを２段に形成し
た場合は、初めにターンオンするサイリスタのエミツタ
層７の不純物濃度よりも、次にターンオンするサイリス
タのエミツタ層１１のそれを高くすれば、さらにｄ　ｉ
／ｄ　を耐量およびスイッチングパワー耐量を向上させ
ることができる。

このようにしてパイロットサイリスタ間に抵抗を挿入し
た素子のスイッチングパワー耐量は、抵抗を挿入しない
素子に比べて３倍以上になることを試作により確認した
。

第７図は本発明の他の実施例であり、第６図と同じく本
発明を過電圧自己保護型サイリスタに適用した例を示し
ている。なお、同図において、第６図と同一の符号は、
同一または同等部分を表わしている。本実施例では、主
サイリスタ部のｎエミツタ層５が１０μｍ程度の厚さを
もつ熱拡散層であるのに対し、パイロットサイリスタ部
のｎエミツタ層７は、厚さ０．５〜２．０μｍのイオン
打込み層であることが特徴的である。

熱拡散法ではイオン打込み法に比べて、不純物濃度を高
くする（１０２°ｃｍ−３以上）ことが容易であるため
、主サイリスタ部とパイロットサイリスタ部のｎエミツ
タ層の注入効率を差を大きくできる。パイロットサイリ
スタと主サイリスタの注入効率の差が大きいと、パイロ
ットサイリスタから主サイリスタへのＩＥの移行がより
速まるため、本発明の目的であるスイッチングパワー耐
量向上の効果が一層高まる。

なお、第７図に示した実施例の説明においては抵抗領域
のための溝１６を形成するものとして説明したが、これ
は、前記したように従来技術の抵抗領域溝１６を形成す
れば、さらにｄ　ｉ／ｄ　を耐量およびスイッチングパ
ワー耐量の高いサイリスタが提供できるということを示
したまでであり、これと同等の効果は、パイロットサイ
リスタと主サイリスタエミツタ層の不純物濃度の差を大
きくすれば達成することができることは明らかである。

第８図は、第７図に示した実施例の製造プロセスを示し
た図である。ｎ型半導体基体３の両面にｐベース層２お
よびｎエミツタ層４を、ｐ型不純物層（例えばＡＩ）を
熱拡散することにより同時に形成する〔同図（１）〕。

例えば、ｎ型半導体基体として抵抗率２５０Ω・（至）
のＦＺ単結晶を用い、ｐ型不純物層の表面濃度をＩ×１
０１５〜Ｉ　Ｘ　１０１６ｃｍ−３とし、拡散層の厚さ
は１００μｍに形成する。

次に、ｎエミツタ層５を形成するためリンを熱拡散する
〔同図（２）〕。この場合、ｎエミツタ層の表面濃度は
１×１０２０〜１×１０２１ｃｍ−３、拡散の深さは約
１０μｍである。

続いて、パイロットサイリスタ部および主サイリスタ部
のｎエミッタ短絡構造を形成するため、エッチダウン法
によりｎエミツタ層を部分的に除去する〔同図（３）〕
。この場合のエツチング深さは約１２μｍである。

次に、パイロットサイリスタ部のｎエミツタ層７をイオ
ン打込みにより形成するために、ホトリソ工程に使用す
るレジストを用いてマスクを形成する［同図（４）〕。

つづいて、イオン源であるリンイオンを、加速電圧８０
〜１５０ＫＯ■、ドーズ量２Ｘ１０１３〜４　Ｘ　１０
１５ｃｍ’で選択的に打込む〔同図（５）〕。

この後、窒素ガス中でアニールを行なう。アニール温度
は概ね９００〜１０００℃で、アニール時間は１００分
程度である。アニールはイオン打込みされたリン原子を
活性化するためのものである。

次に自己保護領域となる食刻領域（ウェル）を形成する
ために、表面の所定の箇所にレジストを用いてマスクを
形成し［同図（６）］　、その後、エツチングによって
深さ８０μｍの食刻領域用溝１５を形成する［同図（７
）］。

つづいて、抵抗領域となる溝を形成するために、表面の
所定の箇所および前記食刻領域１５内にレジストを用い
てマスクを形成し１同図（８）〕、その後、エツチング
によって深さ２０μｍ程度、溝幅０．５〜１．５ｍｍの
抵抗領域用溝１６を形成する［同図（９）］。

この場合のエツチング方法としては、ドライエツチング
が望ましい。ドライエツチングでは従来のウェットエツ
チング法に対して、半導体基板の両方位や不純物濃度に
依らず、エツチング速度がほぼ一定であるという優れた
特徴を持っている。

また、ドライエツチングに用いる反応ガスとしてはＳＦ
６が望ましい。５ＩＯ２膜をレジスト膜として用いた場
合、Ｓｌと８１０２の選択比を１００以上にでき、５０
〜１００μｍ程度の深いエツチングに対しても１μｍ程
度の５１０２膜厚で済む。

つづいて、従来技術と同様の製造プロセスによって、パ
イロットサイリスタ電極８、主サイリスタのカソード電
極６、およびアノード電極１を形成する［同図（１０）
　］。

第９図は本発明を電気ゲートサイリスタに適用した実施
例の図であり、同図（ａ）は主サイリスタ部カソード電
極６の一部を取り除いた状態での平面図を示し、同図（
ｂ）は同図（ａ）のＤ−Ｄ線での断面図を示している。

なお、第９図において第１図ないしは第７図と同一の符
号は、同一または同等部分を表わしている。

電気ゲート電極１０に隣接して、パイロットサイリスタ
用ｎエミツタ層７か配置されており、更にその外周には
主サイリスタ領域が配置されている。

本実施例においても、パイロットサイリスタのｎエミツ
タ層７の不純物濃度を主サイリスタ部のｎエミツタ層５
に比べて低くし、各ｎエミツタ層の注入効率を異ならせ
ていることは、前記各実施例の場合と同様である。

具体的には、主サイリスタ部のｎエミツタ層５を熱拡散
で形成し、パイロットサイリスタ部のｎエミツタ層７を
イオン打込みにより形成する方法や、イオン打込みのド
ーズ量をそれぞれ異ならせる方法などが考えられる。

このような電気ゲートサイリスタに本発明を適用した場
合の作用効果は、第１図に示した光トリガサイリスタや
第６．７図に示した自己保護型サイリスタと全く同様で
あることは云うまでもない。

なお、上記した実施例においては、主サイリスタ用カソ
ードエミッタ層の注入効率を補助サイリスタ用カソード
エミッタ層の注入効率よりも高くするために、主サイリ
スタ用カソードエミッタ層の不純物濃度を補助サイリス
タ用カソードエミッタ層の不純物濃度よりも高くするも
のとして説明したが、本発明はこれのみに限定されるも
のではない。

すなわち、主サイリスタ用カソードエミッタ層の注入効
率を高くすることができれば、たとえば、主サイリスタ
用カソードエミッタ層の厚さを補助サイリスタ用カソー
ドエミッタ層の厚さよりも厚くするようにしても良い。

（発明の効果） 本発明によれば、大電流用サイリスタのように、パイロ
ットサイリスタと主サイリスタとから成るサイリスタに
おいて、それぞれのエミツタ層の不純物濃度を異ならせ
るだけで、ターンオン時にパイロットサイリスタに流れ
る電流を、直ちに主サイリスタ領域に移行させてターン
オン初期の電流集中を無くすることができる。

したがって、簡単な製造方法によってｄ　ｉ／ｄ　を耐
量およびスイッチングパワー耐量の高いサイリスタを提
供することができる。

さらに、エミツタ層への不純物注入をイオン打込み法に
よって行えば、複数のエミツタ層の不純物濃度を、それ
ぞれ独立して、簡単かつ正確に調整することができる。

【図面の簡単な説明】

第１図（ａ）は、本発明の一実施例のサイリスタの平面
図であり、（ｂ）はそのＡ−Ａ線での断面図である。 第２図、第３図は、ｄ　ｉ／ｄ　を耐量を高めた従来の
構造のサイリスタの断面図である。 第４図はパイロットサイリスタ部のｎエミツタ層イオン
ドーズ量とスイッチング時間との関係を示す図である。 第５図はリンイオンドーズ量と表面不純物濃度との関係
を示す図である。 第６図（ａ）は、本発明の他の実施例の平面図であり、
（ｂ）はそのＢ−Ｂ線での断面図である。 第７図（ａ）は、本発明のさらに他の実施例の平面図で
あり、（ｂ）はそのＣ−Ｃ線での断面図である。 第８図は第７図に示した実施例の製造工稈を示した図で
ある。 第９図（ａ）は、本発明を電気ゲートサイリスタに適用
した実施例の平面図であり、（ｂ）はそのＤ−Ｄ線での
断面図である。 第１０図は、本発明を適用したサイリスタの電流と電圧
との関係を示した図である。 １・・・アノード電極、２・・・ｐエミッタ層、３・・
・ｎベース層、４・・・ｎベース層、５・・・主サイリ
スタ部ｎエミッタ層、６・・・主すイリスク部カソード
電極、７・・・パイロットサイリスタ部ｎエミッタ層、
８・・・パイロットサイリスタ部電極、９・・・ｎエミ
ッタ短絡孔、１０・・・ゲート電極、１１・・・第２パ
イロットサイリス部ｎエミッタ層、１２・・・第２パイ
ロットサイリスタ部電極、１３゜１４・・・抵抗層、１
５・・・食刻領域、１６・・・抵抗領域、

Claims (10)

【特許請求の範囲】
1. （１）第１導電型のアノードエミッタ層と、該アノード
   エミッタ層に接した２導電型の第１ベース層と、該第１
   ベース層に接した第１導電型の第２ベース層と、第２ベ
   ース層に接した第２導電型の主サイリスタ用カソードエ
   ミッタ層と、第２ベース層に接した少なくと１つ以上の
   第２導電型の補助サイリスタ用カソードエミッタ層とを
   有するサイリスタにおいて、 主サイリスタ用カソードエミッタ層から第２ベース層へ
   のキャリアの注入効率が、補助サイリスタ用カソードエ
   ミッタ層から第２ベース層へのキャリアの注入効率より
   も高いことを特徴とするサイリスタ。
2. （２）前記主サイリスタ用カソードエミッタ層の不純物
   濃度が、前記補助サイリスタ用カソードエミッタ層の不
   純物濃度よりも高いことを特徴とする特許請求の範囲第
   １項記載のサイリスタ。
3. （３）前記主サイリスタ用カソードエミッタ層の厚さが
   、前記補助サイリスタ用カソードエミッタ層の厚さより
   も厚いことを特徴とする特許請求の範囲第１項または第
   ２項記載のサイリスタ。
4. （４）前記主サイリスタ用カソードエミッタ層と補助サ
   イリスタ用カソードエミッタ層との間の第２ベース層に
   は、抵抗領域が形成されていることを特徴とする特許請
   求の範囲第１項ないしは第３項のいずれかに記載のサイ
   リスタ。
5. （５）複数の補助サイリスタ用カソードエミッタ層が接
   した第２ベース層では、それぞれのカソードエミッタ層
   の間の少なくとも１ヵ所には抵抗領域が形成されている
   ことを特徴とする特許請求の範囲第１項ないしは第４項
   のいずれかに記載のサイリスタ。
6. （６）前記複数の補助サイリスタ用カソードエミッタ層
   のそれぞれから第２ベース層へのキャリアの注入効率は
   、後にターンオンする方が先にターンオンする方よりも
   高いことを特徴とする特許請求の範囲第１項ないしは第
   ５項のいずれかに記載のサイリスタ。
7. （７）補助サイリスタの第２ベース層には、アバランシ
   ェ降伏を起こさせるための食刻領域が形成されているこ
   とを特徴とする特許請求の範囲第１項ないしは第６項の
   いずれかに記載のサイリスタ。
8. （８）補助サイリスタのカソードエミッタ層は、表面不
   純物濃度が５×１０＾１＾７〜７×１０＾１＾９ｃｍ＾
   −＾３、厚さが０、５〜２．０μｍであることを特徴と
   する特許請求の範囲第１項ないしは第７項のいずれかに
   記載のサイリスタ。
9. （９）前記補助サイリスタのカソードエミッタ層は、不
   純物をイオン打込みすることによって形成されることを
   特徴とする特許請求の範囲第１項ないしは第８項のいず
   れかに記載のサイリスタ。
10. （１０）前記イオン打込みの場合のイオン打込み量は、
    ２×１０＾１＾３〜４×１０＾１＾５ｃｍ＾−＾２であ
    ることを特徴とする特許請求の範囲第９項記載のサイリ
    スタ。