JPH04229660A - 非常に深い濃度増加領域を備えたパワートランジスタデバイス - Google Patents
非常に深い濃度増加領域を備えたパワートランジスタデバイスInfo
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- JPH04229660A JPH04229660A JP3104491A JP10449191A JPH04229660A JP H04229660 A JPH04229660 A JP H04229660A JP 3104491 A JP3104491 A JP 3104491A JP 10449191 A JP10449191 A JP 10449191A JP H04229660 A JPH04229660 A JP H04229660A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
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- Thyristors (AREA)
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パワートランジスタの
構造と製造法に関し、より詳細には、近接して配置され
たベース領域の間に位置し、ベースより深い濃度増加領
域に関する。
構造と製造法に関し、より詳細には、近接して配置され
たベース領域の間に位置し、ベースより深い濃度増加領
域に関する。
【０００２】
【従来の技術】パワー絶縁ゲートバイポータトランジス
タ（以下では”ＩＧＢＰ”という）デバイスは、パワー
ＭＯＳＦＥＴの小電流ゲート制御を使用し、このパワー
ＭＯＳＦＥＴは、大電流密度で作動するバイポーラ型の
デバイスと結合して、非常に早いスイッチング速度が可
能である。「パワーデバイス」とは、ほぼ１ワット以上
の制御が可能なデバイスを意味し、はるかに小さいパワ
ーレベルを扱う信号処理型のデバイスと区別される。Ｉ
ＧＢＴデバイスは、標準的なパワーＭＯＳＦＥＴより遅
いが、同等なパワーバイポーラトランジスタよりはるか
に速く、電圧で制御され、同等のパワーＭＯＳＦＥＴよ
り著しく大きい電流密度を有する。
タ（以下では”ＩＧＢＰ”という）デバイスは、パワー
ＭＯＳＦＥＴの小電流ゲート制御を使用し、このパワー
ＭＯＳＦＥＴは、大電流密度で作動するバイポーラ型の
デバイスと結合して、非常に早いスイッチング速度が可
能である。「パワーデバイス」とは、ほぼ１ワット以上
の制御が可能なデバイスを意味し、はるかに小さいパワ
ーレベルを扱う信号処理型のデバイスと区別される。Ｉ
ＧＢＴデバイスは、標準的なパワーＭＯＳＦＥＴより遅
いが、同等なパワーバイポーラトランジスタよりはるか
に速く、電圧で制御され、同等のパワーＭＯＳＦＥＴよ
り著しく大きい電流密度を有する。
【０００３】ＩＧＢＴデバイスは、たとえば、１９８７
年６月９日付けの米国特許第４，６７２，４０７号と１
９８２年１２月１４日付けの米国特許第４，３６４，０
７３号に開示されている。
年６月９日付けの米国特許第４，６７２，４０７号と１
９８２年１２月１４日付けの米国特許第４，３６４，０
７３号に開示されている。
【０００４】適正に設計されたＩＧＢＴは、低電圧パワ
ーＭＯＳＦＥＴ形状、特にポリゲート用の非常に細いラ
イン幅に対して普通に使用される設計原則を採用する。 しかし、ＩＧＢＴは主に５００ボルト以上で用いられる
ので、設計者は、高抵抗の比較的厚いエピタキシャル材
料について低電圧設計を使用しなければならない。高抵
抗エピタキシャル材料は、材料の抵抗が高いほどデバイ
スの電圧ブロッキング性能が優れているので、接合パタ
ーンを収容するように使用されねばならない。この高抵
抗材料には、通常、オン抵抗を増加する。
ーＭＯＳＦＥＴ形状、特にポリゲート用の非常に細いラ
イン幅に対して普通に使用される設計原則を採用する。 しかし、ＩＧＢＴは主に５００ボルト以上で用いられる
ので、設計者は、高抵抗の比較的厚いエピタキシャル材
料について低電圧設計を使用しなければならない。高抵
抗エピタキシャル材料は、材料の抵抗が高いほどデバイ
スの電圧ブロッキング性能が優れているので、接合パタ
ーンを収容するように使用されねばならない。この高抵
抗材料には、通常、オン抵抗を増加する。
【０００５】従来のＩＧＢＴデバイスは、主にターンオ
フの間でのコレクタ電流の長い立ち下がり時間のために
、約２５ｋＨｚより低いスイッチング周波数を有する。 この長い立ち下がり時間は、大きな順方向伝導のスイッ
チング損失を生じ、所定の電流規格に適合するためにシ
リコンチップ面積の増加を必要とする。そのような順方
向スイッチング損失を減少する一つの方法は、デバイス
の接合パターンを形成するベース領域すなわちボディ領
域の間の空間を増加することである。ベースの間の空間
の増大は，パッキング密度を小さくし、シリコン表面を
有効に使用していず、接合パターンの中に存在する固有
の寄生サイリスタのラッチアップを起こしやすくなる。 従って、デバイスセルの間の間隔を小さく保ちつつ損失
を減少することが望ましい。
フの間でのコレクタ電流の長い立ち下がり時間のために
、約２５ｋＨｚより低いスイッチング周波数を有する。 この長い立ち下がり時間は、大きな順方向伝導のスイッ
チング損失を生じ、所定の電流規格に適合するためにシ
リコンチップ面積の増加を必要とする。そのような順方
向スイッチング損失を減少する一つの方法は、デバイス
の接合パターンを形成するベース領域すなわちボディ領
域の間の空間を増加することである。ベースの間の空間
の増大は，パッキング密度を小さくし、シリコン表面を
有効に使用していず、接合パターンの中に存在する固有
の寄生サイリスタのラッチアップを起こしやすくなる。 従って、デバイスセルの間の間隔を小さく保ちつつ損失
を減少することが望ましい。
【０００６】以下の用語は、今後の説明において、Ｎチ
ャネルＩＧＢＴの電極と機能を表すために用いられる。 パッケージユニットのエミッタ端子は、ダイの前面パワ
ー電極に結合される。このエミッタ端子は、時にはカソ
ード端子と呼ばれ、パワーＭＯＳＦＥＴではソース端子
である。
ャネルＩＧＢＴの電極と機能を表すために用いられる。 パッケージユニットのエミッタ端子は、ダイの前面パワ
ー電極に結合される。このエミッタ端子は、時にはカソ
ード端子と呼ばれ、パワーＭＯＳＦＥＴではソース端子
である。
【０００７】パッケージユニットのコレクタ端子は、ダ
イの背面側パワー電極に結合される。このコレクタ端子
は、時にはアノード端子と呼ばれ、パワーＭＯＳＦＥＴ
ではドレーン端子である。このコレクタ端子は、また、
内部のＰＮＰトランジスタのエミッタである。
イの背面側パワー電極に結合される。このコレクタ端子
は、時にはアノード端子と呼ばれ、パワーＭＯＳＦＥＴ
ではドレーン端子である。このコレクタ端子は、また、
内部のＰＮＰトランジスタのエミッタである。
【０００８】ＩＧＢＴの中のＭＯＳＦＥＴのＰ型ベース
領域は、時には、ボディ領域と呼ばれる。このＰ形ベー
ス領域は、内部のＮＰＮトランジスタのベースであり、
また、ＰＮＰトランジスタの内部のコレクタである。
領域は、時には、ボディ領域と呼ばれる。このＰ形ベー
ス領域は、内部のＮＰＮトランジスタのベースであり、
また、ＰＮＰトランジスタの内部のコレクタである。
【０００９】
【発明が解決しようとする課題】一般にＩＧＢＴにおい
て、ベース間の間隔が小さいほど、ラッチ電流は小さい
。さらに詳細には、ＮチャネルＩＧＢＴが、順方向伝導
モードで作動するとき、荷電体は、背面側エミッタ・ベ
ース接合を通り、前面側エミッタ電極の方へ注入される
。もしベース間に大きい空間があると、全コレクタ電流
のより大きいパーセントが表面のベース領域の側壁の方
へ、そして、前面エミッタの下に、そして、前面エミッ
タの下の抵抗Ｒｂ’を通って流れる。これは、より小さ
い電流で寄生サイリスタをラッチすることを可能にする
。ベース間の空間をより小さくすると、この効果を減少
できる。しかし、もしベース間の空間が小さいならば、
その場所ではほとんど伝導変調がない。なぜなら、ホー
ルは、そのデバイス占有領域を変調できる前に深いベー
ス接合の底で集められて一掃されるからである。また、
ベース間の空間を減少し、近接したベースの間の縦伝導
路の長さを増加すると、ベースの間に形成される寄生Ｊ
ＦＥＴのピンチ効果を増加させる。パワーＭＯＳＦＥＴ
では、これは、デバイスのオン抵抗を実質的増加させ、
ＩＧＢＴでは、順方向電圧降下を実質的に増加させる。 従って、大きなラッチ電流のためのベース間の小さな空
間を備えつつ順方向電圧降下を小さくすることが望まし
い。
て、ベース間の間隔が小さいほど、ラッチ電流は小さい
。さらに詳細には、ＮチャネルＩＧＢＴが、順方向伝導
モードで作動するとき、荷電体は、背面側エミッタ・ベ
ース接合を通り、前面側エミッタ電極の方へ注入される
。もしベース間に大きい空間があると、全コレクタ電流
のより大きいパーセントが表面のベース領域の側壁の方
へ、そして、前面エミッタの下に、そして、前面エミッ
タの下の抵抗Ｒｂ’を通って流れる。これは、より小さ
い電流で寄生サイリスタをラッチすることを可能にする
。ベース間の空間をより小さくすると、この効果を減少
できる。しかし、もしベース間の空間が小さいならば、
その場所ではほとんど伝導変調がない。なぜなら、ホー
ルは、そのデバイス占有領域を変調できる前に深いベー
ス接合の底で集められて一掃されるからである。また、
ベース間の空間を減少し、近接したベースの間の縦伝導
路の長さを増加すると、ベースの間に形成される寄生Ｊ
ＦＥＴのピンチ効果を増加させる。パワーＭＯＳＦＥＴ
では、これは、デバイスのオン抵抗を実質的増加させ、
ＩＧＢＴでは、順方向電圧降下を実質的に増加させる。 従って、大きなラッチ電流のためのベース間の小さな空
間を備えつつ順方向電圧降下を小さくすることが望まし
い。
【００１０】よく知られたように、寄生ＪＦＥＴの効率
は、デバイスのＭＯＳＦＥＴ部分のベースの間の空間で
の伝導度を増加することによって減少できる。これは、
時には増速拡散領域または伝導度増加領域と呼ばれる。 パワーＭＯＳＦＥＴのそのような伝導度増加領域は、本
出願人の米国特許第４，３７６，２８６号と第４，５９
３，３０２号に開示されている。そのような伝導度増加
領域は、登録商標”ＨＥＸＦＥＴ”の下で本出願人によ
り販売されているパワーＭＯＳＦＥＴ生産品に使用され
ている。実際、パワーＭＯＳＦＥＴの寄生ＪＦＥＴを作
動不可能にするために用いられる注入量は、約１×１０
１２ａｔｏｍｓ／ｃｍ２である。注入量をさらに増加す
ると、ＭＯＳＦＥＴの逆方向降伏電圧を劣化させ始める
。同種の濃度増加領域は、また、本出願人により販売さ
れた従来のＩＧＢＴデバイス（たとえばＩＧＢＴ部品番
号ＩＲＧＢＣ２０、ＩＲＧＢＣ３０、ＩＲＧＢＣ４０、
ＩＲＧＢＣ５０）に使用されている。これらのＩＧＢＴ
は、３．５×１０１２ａｔｏｍｓ／ｃｍ２の注入量を使
用し、原子は、ソースより低い深さまでであるが、しか
し深いベースより浅く拡散される。この増速拡散は、ラ
ッチ電流を増大させる。なぜなら、セル間のより密接な
パッキングを可能にし、従って、ポリのライン幅をより
細くするからである。しかし、この増速拡散は、その深
さのため、その全長において寄生ＪＦＥＴを相殺しない
。
は、デバイスのＭＯＳＦＥＴ部分のベースの間の空間で
の伝導度を増加することによって減少できる。これは、
時には増速拡散領域または伝導度増加領域と呼ばれる。 パワーＭＯＳＦＥＴのそのような伝導度増加領域は、本
出願人の米国特許第４，３７６，２８６号と第４，５９
３，３０２号に開示されている。そのような伝導度増加
領域は、登録商標”ＨＥＸＦＥＴ”の下で本出願人によ
り販売されているパワーＭＯＳＦＥＴ生産品に使用され
ている。実際、パワーＭＯＳＦＥＴの寄生ＪＦＥＴを作
動不可能にするために用いられる注入量は、約１×１０
１２ａｔｏｍｓ／ｃｍ２である。注入量をさらに増加す
ると、ＭＯＳＦＥＴの逆方向降伏電圧を劣化させ始める
。同種の濃度増加領域は、また、本出願人により販売さ
れた従来のＩＧＢＴデバイス（たとえばＩＧＢＴ部品番
号ＩＲＧＢＣ２０、ＩＲＧＢＣ３０、ＩＲＧＢＣ４０、
ＩＲＧＢＣ５０）に使用されている。これらのＩＧＢＴ
は、３．５×１０１２ａｔｏｍｓ／ｃｍ２の注入量を使
用し、原子は、ソースより低い深さまでであるが、しか
し深いベースより浅く拡散される。この増速拡散は、ラ
ッチ電流を増大させる。なぜなら、セル間のより密接な
パッキングを可能にし、従って、ポリのライン幅をより
細くするからである。しかし、この増速拡散は、その深
さのため、その全長において寄生ＪＦＥＴを相殺しない
。
【００１１】典型的には、従来のＩＧＢＴデバイスにお
ける伝導度増加領域の深さは、約３ミクロンであり、深
いベースは、約６ミクロンである。さらに、これらの従
来のＩＧＢＴデバイスにおいて、製造許容誤差が改善さ
れるにつれ、ソース領域は、横方向により小さくなり、
深いベースはより大きくなり、ベースすなわちボヂィの
形状は、断面でより四角になる。こうして、ベース間の
ＪＦＥＴの有効長さは、増加される。しかし、この伝導
度増加領域は、約３ミクロンの深さにあり、ベース間に
作られる有効寄生ＪＦＥＴの約１／２の長さしかない。 従って、有効長さの全長において寄生ＪＦＥＴを無効に
できることが望ましい。
ける伝導度増加領域の深さは、約３ミクロンであり、深
いベースは、約６ミクロンである。さらに、これらの従
来のＩＧＢＴデバイスにおいて、製造許容誤差が改善さ
れるにつれ、ソース領域は、横方向により小さくなり、
深いベースはより大きくなり、ベースすなわちボヂィの
形状は、断面でより四角になる。こうして、ベース間の
ＪＦＥＴの有効長さは、増加される。しかし、この伝導
度増加領域は、約３ミクロンの深さにあり、ベース間に
作られる有効寄生ＪＦＥＴの約１／２の長さしかない。 従って、有効長さの全長において寄生ＪＦＥＴを無効に
できることが望ましい。
【００１２】ある場合には、ＩＧＢＴにおけるライフタ
イムキリングを全く用いないことが望ましいかもしれな
い。しかし、ＩＧＢＴのスイッチング速度は、シリコン
の中の荷電体の寿命を減少することにより増加できる。 本出願人により販売された従来のＩＧＢＴにおいて、寿
命は、完成されたチップを約８メガラドの量の電子ビー
ムで照射して減少された。これは、ある特定のデバイス
では、約３００ナノ秒の立ち下がり時間と約６００ミリ
ジュールのターンオフ・スイッチング速度をもたらした
。しかし、ＩＧＢＴにおける寿命の減少は、デバイスの
バイポーラトランジスタ部分の利得を減少するので、順
方向電圧降下を増加する。すなわち、減少した利得の下
で、同じゲート電圧に対し、伝導度変調はより小さくな
る。従って、より多い照射量を用いて、順方向電圧降下
を増加することなしにスイッチング損失をより少なくす
ることが望ましい。
イムキリングを全く用いないことが望ましいかもしれな
い。しかし、ＩＧＢＴのスイッチング速度は、シリコン
の中の荷電体の寿命を減少することにより増加できる。 本出願人により販売された従来のＩＧＢＴにおいて、寿
命は、完成されたチップを約８メガラドの量の電子ビー
ムで照射して減少された。これは、ある特定のデバイス
では、約３００ナノ秒の立ち下がり時間と約６００ミリ
ジュールのターンオフ・スイッチング速度をもたらした
。しかし、ＩＧＢＴにおける寿命の減少は、デバイスの
バイポーラトランジスタ部分の利得を減少するので、順
方向電圧降下を増加する。すなわち、減少した利得の下
で、同じゲート電圧に対し、伝導度変調はより小さくな
る。従って、より多い照射量を用いて、順方向電圧降下
を増加することなしにスイッチング損失をより少なくす
ることが望ましい。
【００１３】電子照射は、本出願人の従来のＩＧＢＴに
おいて、たとえば金、白金などの重金属ドーピングの代
わりに使用される。なぜなら、重金属ドーピングは、ベ
ース間のデバイス占有領域でのみかけの抵抗率を増加し
、これによりベース間のＪＦＥＴピンチをさらに増加す
るからである。しかし、照射の効果は、ダイの接合温度
でアニールして無くすことが可能であり、このことはア
ッセンブリ工程を複雑にする。従って、多くの場合、重
金属のライフタイムキリングは、照射より好ましい。 従って、同等な電子照射されたＩＧＢＴの順方向電圧効
果より順方向電圧効果を増加することなくＩＧＢＴの中
への重金属ドーピングを使用できることが望ましい。
おいて、たとえば金、白金などの重金属ドーピングの代
わりに使用される。なぜなら、重金属ドーピングは、ベ
ース間のデバイス占有領域でのみかけの抵抗率を増加し
、これによりベース間のＪＦＥＴピンチをさらに増加す
るからである。しかし、照射の効果は、ダイの接合温度
でアニールして無くすことが可能であり、このことはア
ッセンブリ工程を複雑にする。従って、多くの場合、重
金属のライフタイムキリングは、照射より好ましい。 従って、同等な電子照射されたＩＧＢＴの順方向電圧効
果より順方向電圧効果を増加することなくＩＧＢＴの中
への重金属ドーピングを使用できることが望ましい。
【００１４】パワーＭＯＳＦＥＴとパワーＩＧＢＴの重
要な特徴は、なだれエネルギである。一般に、なだれは
、デバイスの周辺の比較的少数の場所で発生する。従っ
て、ＩＧＢＴにおいて、作動中のバイポーラトランジス
タのエミッタ・ベース接合は非一様にバイアスされ、高
い電流密度で小さい場所に非一様に注入されて、局所的
な故障を生じる。従って、パワーＭＯＳＦＥＴまたはパ
ワーＩＧＢＴのなだれエネルギを改善することが望まし
い。
要な特徴は、なだれエネルギである。一般に、なだれは
、デバイスの周辺の比較的少数の場所で発生する。従っ
て、ＩＧＢＴにおいて、作動中のバイポーラトランジス
タのエミッタ・ベース接合は非一様にバイアスされ、高
い電流密度で小さい場所に非一様に注入されて、局所的
な故障を生じる。従って、パワーＭＯＳＦＥＴまたはパ
ワーＩＧＢＴのなだれエネルギを改善することが望まし
い。
【００１５】以上に説明したことより、より細いポリの
ライン幅の使用、すなわち、近接したベースの使用は、
ラッチ電流の増加とデバイス電流密度の増加の長所と、
より高い順方向電圧降下を生じる短所がある。ライフタ
イムキリングは、順方向電圧降下の増大の代償として、
スイッチング速度を増加するために利用できる。
ライン幅の使用、すなわち、近接したベースの使用は、
ラッチ電流の増加とデバイス電流密度の増加の長所と、
より高い順方向電圧降下を生じる短所がある。ライフタ
イムキリングは、順方向電圧降下の増大の代償として、
スイッチング速度を増加するために利用できる。
【００１６】本発明の目的は、順方向電圧降下の増大や
降伏電圧の著しい減少を起こすことなく、デバイスのラ
ッチ電流の実質的な増大とスイッチング損失の実質的な
減少を可能にしたパワートランジスタを提供することで
ある。本発明の他の目的は、順方向電圧降下の増大や降
伏電圧の著しい減少を起こすことなく、デバイスのラッ
チ電流の実質的な増大とスイッチング損失の実質的な減
少を可能にしたパワートランジスタの製造法を提供する
ことである。
降伏電圧の著しい減少を起こすことなく、デバイスのラ
ッチ電流の実質的な増大とスイッチング損失の実質的な
減少を可能にしたパワートランジスタを提供することで
ある。本発明の他の目的は、順方向電圧降下の増大や降
伏電圧の著しい減少を起こすことなく、デバイスのラッ
チ電流の実質的な増大とスイッチング損失の実質的な減
少を可能にしたパワートランジスタの製造法を提供する
ことである。
【００１７】
【課題を解決するための手段】本発明にかかる第１のパ
ワートランジスタデバイスは、バイポーラデバイスへの
供給電流搬送特性とＭＯＳゲート制御特性を有するパワ
ートランジスタデバイスであって、該デバイスは、−の
伝導型の基板を有する薄い半導体チップと、上記基板の
一方の表面上に配置された逆の伝導型の軽ドープ半導体
層と、該軽ドープ半導体層の対向面内に所定の深さまで
達する、上記−の伝導型を有する複数の間隔をあけて設
けられたベース領域と、該複数のベース領域内の各々の
内部に形成され、夫々表面チャネル領域を画成する複数
の上記逆の伝導型のソース領域と、上記表面チャネル領
域上に配置されたゲート絶縁層と、該ゲート絶縁層上に
配置された伝導ゲート層と、上記複数のソース領域に接
続された第１の主電極と、上記基板に接続された第２の
主電極とを含んでおり、上記複数の間隔をあけて設けら
れたベース領域間の領域は、上記対向面からベース領域
の深さより深く達するように形成された上記逆の伝導型
のキャリヤの高濃度部を有しており、該高濃度部は、上
記半導体層の残りの部分の濃度より大きい濃度をその全
深さにわたり有する。
ワートランジスタデバイスは、バイポーラデバイスへの
供給電流搬送特性とＭＯＳゲート制御特性を有するパワ
ートランジスタデバイスであって、該デバイスは、−の
伝導型の基板を有する薄い半導体チップと、上記基板の
一方の表面上に配置された逆の伝導型の軽ドープ半導体
層と、該軽ドープ半導体層の対向面内に所定の深さまで
達する、上記−の伝導型を有する複数の間隔をあけて設
けられたベース領域と、該複数のベース領域内の各々の
内部に形成され、夫々表面チャネル領域を画成する複数
の上記逆の伝導型のソース領域と、上記表面チャネル領
域上に配置されたゲート絶縁層と、該ゲート絶縁層上に
配置された伝導ゲート層と、上記複数のソース領域に接
続された第１の主電極と、上記基板に接続された第２の
主電極とを含んでおり、上記複数の間隔をあけて設けら
れたベース領域間の領域は、上記対向面からベース領域
の深さより深く達するように形成された上記逆の伝導型
のキャリヤの高濃度部を有しており、該高濃度部は、上
記半導体層の残りの部分の濃度より大きい濃度をその全
深さにわたり有する。
【００１８】本発明にかかる第２のパワートランジスタ
デバイスは、基板と、該基板の一つの表面上に配置され
た−の伝導型の軽ドープ半導体層と、該半導体層の対向
面内に所定の深さまで達する、上記−の伝導型を有する
複数の間隔をあけて設けられたベース領域と、該複数の
ベース領域内の各々の内部に形成され、夫々表面チャネ
ル領域を画成する複数の上記逆の伝導型のソース領域と
、上記表面チャネル領域上に配置されたゲート絶縁層と
、該ゲート絶縁層上に配置された伝導ゲート層と、上記
複数のソース領域に接続されたソース電極と、上記基板
に接続されたドレイン電極とを含み、上記間隔をあけて
設けられたベース領域は上記半導体層の濃度の値に等し
い上記ベース領域間のドープ濃度を用いる場合に、高効
率寄生ＪＦＥＴを画成するように接近して設けられてお
り、上記間隔をあけて設けられたベース領域間の領域は
上記対向面からベース領域の深さより深く達するように
形成された上記逆の伝導型のキャリアの高濃度部を有し
ており、該高濃度部は、上記半導体層の残りの部分のよ
り大きい伝導率を有する。
デバイスは、基板と、該基板の一つの表面上に配置され
た−の伝導型の軽ドープ半導体層と、該半導体層の対向
面内に所定の深さまで達する、上記−の伝導型を有する
複数の間隔をあけて設けられたベース領域と、該複数の
ベース領域内の各々の内部に形成され、夫々表面チャネ
ル領域を画成する複数の上記逆の伝導型のソース領域と
、上記表面チャネル領域上に配置されたゲート絶縁層と
、該ゲート絶縁層上に配置された伝導ゲート層と、上記
複数のソース領域に接続されたソース電極と、上記基板
に接続されたドレイン電極とを含み、上記間隔をあけて
設けられたベース領域は上記半導体層の濃度の値に等し
い上記ベース領域間のドープ濃度を用いる場合に、高効
率寄生ＪＦＥＴを画成するように接近して設けられてお
り、上記間隔をあけて設けられたベース領域間の領域は
上記対向面からベース領域の深さより深く達するように
形成された上記逆の伝導型のキャリアの高濃度部を有し
ており、該高濃度部は、上記半導体層の残りの部分のよ
り大きい伝導率を有する。
【００１９】本発明にかかる第３のパワートランジスタ
デバイスは、バイポーラデバイスへの供給電流搬送特性
とＭＯＳゲート制御特性を有するパワートランジスタデ
バイスであって、該デバイスは、−の伝導型の基板を有
する薄い半導体チップと、上記基板の一方の表面上に配
置された逆の伝導型の軽ドープ半導体層と、該軽ドープ
半導体層の対向面内に所定の深さまで達する、上記−の
伝導型を有する複数の間隔をあけて設けられたベース領
域と、該複数のベース領域内の各々の内部に形成され、
夫々表面チャネル領域を画成する複数の上記逆の伝導型
のソース領域と、上記表面チャネル領域上に配置された
ゲート絶縁層と、該ゲート絶縁層上に配置された伝導ゲ
ート層と、上記複数のソース領域に接続された第１の主
電極を含んでおり、上記複数の間隔をあけて設けられた
ベース領域間の領域は、上記対向面からベース領域の深
さより深く達するように形成された上記逆の伝導型のキ
ャリヤの高濃度部を有しており、該高濃度部は、上記半
導体層の残りの部分の全深さにわたる濃度より大きい濃
度を有する。
デバイスは、バイポーラデバイスへの供給電流搬送特性
とＭＯＳゲート制御特性を有するパワートランジスタデ
バイスであって、該デバイスは、−の伝導型の基板を有
する薄い半導体チップと、上記基板の一方の表面上に配
置された逆の伝導型の軽ドープ半導体層と、該軽ドープ
半導体層の対向面内に所定の深さまで達する、上記−の
伝導型を有する複数の間隔をあけて設けられたベース領
域と、該複数のベース領域内の各々の内部に形成され、
夫々表面チャネル領域を画成する複数の上記逆の伝導型
のソース領域と、上記表面チャネル領域上に配置された
ゲート絶縁層と、該ゲート絶縁層上に配置された伝導ゲ
ート層と、上記複数のソース領域に接続された第１の主
電極を含んでおり、上記複数の間隔をあけて設けられた
ベース領域間の領域は、上記対向面からベース領域の深
さより深く達するように形成された上記逆の伝導型のキ
ャリヤの高濃度部を有しており、該高濃度部は、上記半
導体層の残りの部分の全深さにわたる濃度より大きい濃
度を有する。
【００２０】本発明にかかるパワー半導体デバイスの製
造方法は、第１の伝導型の薄型の半導体チップ上に第１
のマスク窓を形成し、該チップの露出面に上記第１の伝
導型のキャリヤを供給し、該キャリヤを基板内に第１の
深さまで拡散させて、高伝導性の領域を形成する工程（
該高伝導性の領域の側部は互いに少なくとも接近する境
界位置まで互いの方向に向けて拡散している）と、上記
高伝導性の領域間の境界を覆って境界上に中心を有する
第２のマスク窓を形成し、該第２のマスク窓を通して上
記半導体チップ表面上に第２の伝導型のキャリヤを第１
の所定濃度で供給する工程と、上記高伝導性の領域の表
面上に少なくとも部分的に、薄いゲート誘電体と伝導ゲ
ート電極を形成する工程と、上記第２のマスク窓の各々
を取り囲むとともに、その各々の位置に少なくとも隣接
し上記薄いゲート誘電体の各領域によって区切られた環
状の第３のマスク窓を形成するとともに、該環状の第３
のマスク窓を通して第２の伝導型のキャリヤを上記第１
の所定の濃度よりは低い濃度で上記半導体チップに供給
する工程と、上記第１の伝導型の高伝導性領域の最終深
さよりは浅い最終深さにまで上記第２の伝導型の第１、
第２の所定濃度のキャリヤを拡散させ、第１の所定濃度
のキャリヤで相対的に高い濃度の部分を形成し、上記第
２の所定濃度のキャリヤで、上記相対的に高い濃度部分
を取り囲むとともに上記薄いゲート誘電体の下側に位置
する相対的に低い濃度のチャネル領域を形成する工程と
、上記第３のマスク窓を通して第１の伝導型のキャリヤ
を相対的に高い濃度で供給するとともに該キャリヤを拡
散させて、上記薄いゲート誘電体の下側に位置するよう
に拡散するとともに上記低濃度のチャネル領域の内側エ
ッジを仕切る浅いソース領域を形成する工程と、その後
に、上記ソース領域上にソース電極を形成するとともに
上記半導体チップに電気的に接続されたドレイン電極を
形成する工程とからなる。
造方法は、第１の伝導型の薄型の半導体チップ上に第１
のマスク窓を形成し、該チップの露出面に上記第１の伝
導型のキャリヤを供給し、該キャリヤを基板内に第１の
深さまで拡散させて、高伝導性の領域を形成する工程（
該高伝導性の領域の側部は互いに少なくとも接近する境
界位置まで互いの方向に向けて拡散している）と、上記
高伝導性の領域間の境界を覆って境界上に中心を有する
第２のマスク窓を形成し、該第２のマスク窓を通して上
記半導体チップ表面上に第２の伝導型のキャリヤを第１
の所定濃度で供給する工程と、上記高伝導性の領域の表
面上に少なくとも部分的に、薄いゲート誘電体と伝導ゲ
ート電極を形成する工程と、上記第２のマスク窓の各々
を取り囲むとともに、その各々の位置に少なくとも隣接
し上記薄いゲート誘電体の各領域によって区切られた環
状の第３のマスク窓を形成するとともに、該環状の第３
のマスク窓を通して第２の伝導型のキャリヤを上記第１
の所定の濃度よりは低い濃度で上記半導体チップに供給
する工程と、上記第１の伝導型の高伝導性領域の最終深
さよりは浅い最終深さにまで上記第２の伝導型の第１、
第２の所定濃度のキャリヤを拡散させ、第１の所定濃度
のキャリヤで相対的に高い濃度の部分を形成し、上記第
２の所定濃度のキャリヤで、上記相対的に高い濃度部分
を取り囲むとともに上記薄いゲート誘電体の下側に位置
する相対的に低い濃度のチャネル領域を形成する工程と
、上記第３のマスク窓を通して第１の伝導型のキャリヤ
を相対的に高い濃度で供給するとともに該キャリヤを拡
散させて、上記薄いゲート誘電体の下側に位置するよう
に拡散するとともに上記低濃度のチャネル領域の内側エ
ッジを仕切る浅いソース領域を形成する工程と、その後
に、上記ソース領域上にソース電極を形成するとともに
上記半導体チップに電気的に接続されたドレイン電極を
形成する工程とからなる。
【００２１】本発明によれば、ＩＧＢＴのベースの間の
濃度増加領域は、非常に深く、特にベースより深く設け
られる。この目的のため、ベースの間の深い濃度増加拡
散は、処理の第１の工程である。
濃度増加領域は、非常に深く、特にベースより深く設け
られる。この目的のため、ベースの間の深い濃度増加拡
散は、処理の第１の工程である。
【００２２】本発明の好ましい実施例では、約３．５×
１０１２ａｔｏｍｓ／ｃｍ２（Ｎチャネルデバイスのた
めの燐）の注入量が、１１７５℃で全１０時間の間に、
深いボディ領域より深い約７．０ミクロンの深さに達す
るようにドライブされる。拡散温度の増加は、ドライブ
時間を短くするために使用できる。対照的に、インター
ナショナル・レクチファイア・コーポラーションの従来
のＩＧＢＴにおける濃度増加領域拡散は、深いＰ＋ベー
ス領域を形成した後で行われ、１１７５℃で２時間だけ
ドライブされ、約６ミクロンの深いベース深さよりずっ
と小さい約３ミクロンの深さに達した。
１０１２ａｔｏｍｓ／ｃｍ２（Ｎチャネルデバイスのた
めの燐）の注入量が、１１７５℃で全１０時間の間に、
深いボディ領域より深い約７．０ミクロンの深さに達す
るようにドライブされる。拡散温度の増加は、ドライブ
時間を短くするために使用できる。対照的に、インター
ナショナル・レクチファイア・コーポラーションの従来
のＩＧＢＴにおける濃度増加領域拡散は、深いＰ＋ベー
ス領域を形成した後で行われ、１１７５℃で２時間だけ
ドライブされ、約６ミクロンの深いベース深さよりずっ
と小さい約３ミクロンの深さに達した。
【００２３】ウエハ当たりのライフタイムキリング放射
量は、ベースの間のデバイス占有領域におけるより深い
濃度増加拡散のために、インターナショナル・レクチフ
ァイア・コーポラーションの従来のＩＧＢＴにおいて使
用された８メガラドから増大できる。従って、立ち下が
り時間は、特定のデバイスでは、３００ナノ秒から１０
０ナノ秒に減少でき、ターンオフ・スイッチング時間は
，６００マイクロジュールから２００マイクロジュール
に減少された。
量は、ベースの間のデバイス占有領域におけるより深い
濃度増加拡散のために、インターナショナル・レクチフ
ァイア・コーポラーションの従来のＩＧＢＴにおいて使
用された８メガラドから増大できる。従って、立ち下が
り時間は、特定のデバイスでは、３００ナノ秒から１０
０ナノ秒に減少でき、ターンオフ・スイッチング時間は
，６００マイクロジュールから２００マイクロジュール
に減少された。
【００２４】従って、本発明がＩＧＢＴデバイスに適用
されるとき、最小のライン幅をラッチ電流と電流密度を
最大にするために使用でき、より大きい放射量をスイッ
チング損失を減少し、放射量をより少なく濃度増大拡散
をより浅くしつつ、以前に許容可能であったレベルより
順方向電圧降下を大きく増加させないように使用できる
。この非常に深い濃度増加領域は、また、誘導負荷の下
でのなだれ電流のための好ましい降伏位置として役立つ
。この深い伝導増加領域がチップの能動面の上に一様に
分布されるので、なだれ電流は、一様に流れ、チップの
Ｉ２Ｌ性能は著しく改善される。この新規な深い伝導増
加領域は、パワーＭＯＳＦＥＴにも有益に適用でき、同
様に電流密度、オン抵抗、なだれエネルギ性能を改善し
、より大きな放射量と重金属のライフタイムキリングの
少なくとも一方を、その固有のダイオードのｔｒｒとＱ
ｒｒを減少するために使用可能である。
されるとき、最小のライン幅をラッチ電流と電流密度を
最大にするために使用でき、より大きい放射量をスイッ
チング損失を減少し、放射量をより少なく濃度増大拡散
をより浅くしつつ、以前に許容可能であったレベルより
順方向電圧降下を大きく増加させないように使用できる
。この非常に深い濃度増加領域は、また、誘導負荷の下
でのなだれ電流のための好ましい降伏位置として役立つ
。この深い伝導増加領域がチップの能動面の上に一様に
分布されるので、なだれ電流は、一様に流れ、チップの
Ｉ２Ｌ性能は著しく改善される。この新規な深い伝導増
加領域は、パワーＭＯＳＦＥＴにも有益に適用でき、同
様に電流密度、オン抵抗、なだれエネルギ性能を改善し
、より大きな放射量と重金属のライフタイムキリングの
少なくとも一方を、その固有のダイオードのｔｒｒとＱ
ｒｒを減少するために使用可能である。
【００２５】絶縁ゲートバイポーラトランジスタ（ＩＧ
ＢＴ）の中の非常に深い濃度増加領域は、順方向電圧降
下の増大や降伏電圧の著しい減少を起こすことなく、デ
バイスのラッチ電流の実質的な増大とスイッチング損失
の実質的な減少を可能にする。本発明は、ＩＧＢＴまた
はパワーＭＯＳＦＥＴに適用されると、上記の深い濃度
増加領域の底からの一様ななだれ降伏を生じて、デバイ
スのＩ２Ｌ性能を改善する。この非常に深い濃度増加領
域は、また、重金属の使用により、順方向電圧降下を増
大しすぎることなく、ライフタイムキリングを可能にし
、スイッチング損失を減少する。
ＢＴ）の中の非常に深い濃度増加領域は、順方向電圧降
下の増大や降伏電圧の著しい減少を起こすことなく、デ
バイスのラッチ電流の実質的な増大とスイッチング損失
の実質的な減少を可能にする。本発明は、ＩＧＢＴまた
はパワーＭＯＳＦＥＴに適用されると、上記の深い濃度
増加領域の底からの一様ななだれ降伏を生じて、デバイ
スのＩ２Ｌ性能を改善する。この非常に深い濃度増加領
域は、また、重金属の使用により、順方向電圧降下を増
大しすぎることなく、ライフタイムキリングを可能にし
、スイッチング損失を減少する。
【００２６】
【実施例】図１及び図２は、出願人によって販売されて
いた従来のＩＢＧＴデバイスの代表的構造を図式的に示
す。図１及び図２は大きく拡大されており、図２は本発
明の内容を明らかにするために歪曲されている。図１は
多量の六角形のセルの内のほんの数個を示すものである
。更に、半導体チップの端子構造及び他の表面上の特徴
は、本発明と関係が無いので図示されない。
いた従来のＩＢＧＴデバイスの代表的構造を図式的に示
す。図１及び図２は大きく拡大されており、図２は本発
明の内容を明らかにするために歪曲されている。図１は
多量の六角形のセルの内のほんの数個を示すものである
。更に、半導体チップの端子構造及び他の表面上の特徴
は、本発明と関係が無いので図示されない。
【００２７】ＩＧＢＴデバイスはＰ＋形伝導のシリコン
基板２０を備えるＮ＋形のエピタキシャル領域２１Ａは
、基板２０の真上に成長される。Ｐ＋領域２０とＮ＋領
域２１Ａ間の接合は接合Ｊ２として示される。Ｎ＋形の
エピタキシャル領域２１Ａの真上にはＮ（−）形のエピ
タキシャル領域２１が成長する。セルのベース（時とし
て「ボディ領域」と呼ばれる）は、本出願人の１９８６
年６月３日の米国特許第４，５９３，３０２号で開示さ
れているような製法技術によって、エピタキシャル層２
１の上面に形成される。図２に示される３個のベースは
、深い中央のＰ＋領域２２，２３，２４を備え、この領
域２２，２３，２４は、比較的高濃度であり、より浅い
棚状のＰ（−）領域（時として「チャンネル領域」と呼
ばれる）２５，２６，２７のによってそれぞれ囲まれて
いる。チャンネル領域２５，２６，２７は、ＭＯＳＦＥ
Ｔ技術でよく知られている方法で低臨界ゲート電圧のデ
バイスゲートへの適用によりそれらを反転できるのに十
分な低い濃度を持つ。これらのベースとエピタキシャル
領域２１との間の接合は、接合Ｊ１として示される。各
多角形のセルのベース領域には、それぞれの高伝導性Ｎ
＋形ソース領域である環状領域２８，２９，３０が収容
されている。
基板２０を備えるＮ＋形のエピタキシャル領域２１Ａは
、基板２０の真上に成長される。Ｐ＋領域２０とＮ＋領
域２１Ａ間の接合は接合Ｊ２として示される。Ｎ＋形の
エピタキシャル領域２１Ａの真上にはＮ（−）形のエピ
タキシャル領域２１が成長する。セルのベース（時とし
て「ボディ領域」と呼ばれる）は、本出願人の１９８６
年６月３日の米国特許第４，５９３，３０２号で開示さ
れているような製法技術によって、エピタキシャル層２
１の上面に形成される。図２に示される３個のベースは
、深い中央のＰ＋領域２２，２３，２４を備え、この領
域２２，２３，２４は、比較的高濃度であり、より浅い
棚状のＰ（−）領域（時として「チャンネル領域」と呼
ばれる）２５，２６，２７のによってそれぞれ囲まれて
いる。チャンネル領域２５，２６，２７は、ＭＯＳＦＥ
Ｔ技術でよく知られている方法で低臨界ゲート電圧のデ
バイスゲートへの適用によりそれらを反転できるのに十
分な低い濃度を持つ。これらのベースとエピタキシャル
領域２１との間の接合は、接合Ｊ１として示される。各
多角形のセルのベース領域には、それぞれの高伝導性Ｎ
＋形ソース領域である環状領域２８，２９，３０が収容
されている。
【００２８】クモの巣状または網目状のゲート酸化物は
、各ベースの上記のＰ（−）チャンネル領域の各を通っ
て存在する。従って、二酸化シリコンの網の部分３４，
３５，３６として図示される図２に示される各セルの少
なくともＰ（−）チャンネル領域２５，２６，２７の上
にに覆い被さっている。伝導性ポリシリコンゲートは、
ゲート酸化物網の真上に設置されている。このようにし
て、図２から分かるように、ポリシリコンゲート部分３
１，３２，３３は、それぞれ酸化物部分３４，３５，３
６の上に設置され、隣接したベース領域間距離を浅い各
ベースのＰ（−）チャンネル領域の上を覆うように存在
する。
、各ベースの上記のＰ（−）チャンネル領域の各を通っ
て存在する。従って、二酸化シリコンの網の部分３４，
３５，３６として図示される図２に示される各セルの少
なくともＰ（−）チャンネル領域２５，２６，２７の上
にに覆い被さっている。伝導性ポリシリコンゲートは、
ゲート酸化物網の真上に設置されている。このようにし
て、図２から分かるように、ポリシリコンゲート部分３
１，３２，３３は、それぞれ酸化物部分３４，３５，３
６の上に設置され、隣接したベース領域間距離を浅い各
ベースのＰ（−）チャンネル領域の上を覆うように存在
する。
【００２９】ポリシリコンゲート部分は、次は、ゲート
部分３１，３２，３３に包まれた図２に示される部分３
７，３８，３９を備えた適当な二酸化物シリコン層によ
って覆われている。このゲート部分３１，３２，３３は
、一般的なゲート専用パッドで接続される（図示せず）
。図示のため、ゲート電極”Ｇ”が部分３１に接続され
ている状態が示されているが、全体のゲート網の全ゲー
ト部分にこのゲート電極同様にが接続されている。
部分３１，３２，３３に包まれた図２に示される部分３
７，３８，３９を備えた適当な二酸化物シリコン層によ
って覆われている。このゲート部分３１，３２，３３は
、一般的なゲート専用パッドで接続される（図示せず）
。図示のため、ゲート電極”Ｇ”が部分３１に接続され
ている状態が示されているが、全体のゲート網の全ゲー
ト部分にこのゲート電極同様にが接続されている。
【００３０】メイン・エミッター電極４０は、デバイス
の上部表面の主要部分の上に形成され、典型的には各Ｎ
＋形ソース領域とＰ＋形ベース領域２２，２３，２４は
接続されている。図２に示されるコレクター電極４１は
、Ｐ＋領域２０の底面に設置される。
の上部表面の主要部分の上に形成され、典型的には各Ｎ
＋形ソース領域とＰ＋形ベース領域２２，２３，２４は
接続されている。図２に示されるコレクター電極４１は
、Ｐ＋領域２０の底面に設置される。
【００３１】ベース・セル間のデバイス占有領域にある
添加不純物の濃度は、ソース領域よりも深く、ベース領
域２２，２３，２４よりも浅い約３ミクロン以上の深さ
に、Ｎ（−）形エピタキシャル層２１の濃度より大きく
、より大きなＮ＋濃度まで増加される。濃度増加領域の
深さは、点線４２，４３，４４で図２に表される。領域
４２，４３，４４は、米国特許第４，５９３，３０２号
に説明されている方法によって形成されている。こうし
て拡散は、約１２０ＫｅＶの電圧を印加し、約３．５×
１０１２ａｔｍ／ｃｍ２で燐を注入し、１１７５℃で約
２時間かけて注入物をドライブすることにより形成され
る。これらの増加濃度領域は、ベースと近接して設ける
とき、間隔をあけたベース間に存在する寄生ＪＦＥＴの
影響を相殺するために用いられる。
添加不純物の濃度は、ソース領域よりも深く、ベース領
域２２，２３，２４よりも浅い約３ミクロン以上の深さ
に、Ｎ（−）形エピタキシャル層２１の濃度より大きく
、より大きなＮ＋濃度まで増加される。濃度増加領域の
深さは、点線４２，４３，４４で図２に表される。領域
４２，４３，４４は、米国特許第４，５９３，３０２号
に説明されている方法によって形成されている。こうし
て拡散は、約１２０ＫｅＶの電圧を印加し、約３．５×
１０１２ａｔｍ／ｃｍ２で燐を注入し、１１７５℃で約
２時間かけて注入物をドライブすることにより形成され
る。これらの増加濃度領域は、ベースと近接して設ける
とき、間隔をあけたベース間に存在する寄生ＪＦＥＴの
影響を相殺するために用いられる。
【００３２】Ｎ（−）領域２１内へのＮ＋領域４２，４
３，４４の深度は、エピタキシャルの素地より伝導性が
大きい領域を意味する。この深さは、Ｎ（−）素地の中
へのＮ＋の拡散が存在する場合の深さに対する濃度曲線
（図２１に示す）の屈曲点における実験的誤差の範囲内
に位置する。この測定によって達せられる正確な深さは
臨界的ではなく、シリコンの表面と、深く拡散された注
入物の深さとの間には、大量の追加量（少なくとも９７
％）が存在することを示すことが出来る。増加された濃
度値は、エピタキシャル層２１の上部の方に大きくなり
、エピタキシャル層２１の素地の濃度に達するまで層２
１への深さとともに減少することに注意すべきである。 Ｎ＋拡散のＮ型素地への拡散の深さの上記の定義は、こ
の出願を通して用いられるものである。
３，４４の深度は、エピタキシャルの素地より伝導性が
大きい領域を意味する。この深さは、Ｎ（−）素地の中
へのＮ＋の拡散が存在する場合の深さに対する濃度曲線
（図２１に示す）の屈曲点における実験的誤差の範囲内
に位置する。この測定によって達せられる正確な深さは
臨界的ではなく、シリコンの表面と、深く拡散された注
入物の深さとの間には、大量の追加量（少なくとも９７
％）が存在することを示すことが出来る。増加された濃
度値は、エピタキシャル層２１の上部の方に大きくなり
、エピタキシャル層２１の素地の濃度に達するまで層２
１への深さとともに減少することに注意すべきである。 Ｎ＋拡散のＮ型素地への拡散の深さの上記の定義は、こ
の出願を通して用いられるものである。
【００３３】図１，図２に示すチップは寿命を縮め、ス
イッチングスピードを速め、従ってスイッチング損失を
少なくするために、約８メガラドの電子の流れ、すなわ
ち照射を受ける。照射されたデバイスは、約３００ナノ
秒の立下り時間を持ち、約６００マイクロジュールのタ
ーオフスイッチング損失を伴う。
イッチングスピードを速め、従ってスイッチング損失を
少なくするために、約８メガラドの電子の流れ、すなわ
ち照射を受ける。照射されたデバイスは、約３００ナノ
秒の立下り時間を持ち、約６００マイクロジュールのタ
ーオフスイッチング損失を伴う。
【００３４】図１，図２に示すＩＧＢＴデバイスの動作
は次の通りである。エミッター電極４０に関して負のバ
イアスが、コレクター電極４１に印加されている時は、
電流は遮断されている。これは、Ｐ＋領域２０、Ｎ領域
２１，２１Ａ、そしてＰ領域２２，２５，２３，２６，
２４，２７により形成されるＰＮＰトランジスターのエ
ミッター・ベース接合Ｊ２が、逆バイアスされるからで
ある。 これにより、デバイスは、主要な逆方向電圧阻止能力を
有する。
は次の通りである。エミッター電極４０に関して負のバ
イアスが、コレクター電極４１に印加されている時は、
電流は遮断されている。これは、Ｐ＋領域２０、Ｎ領域
２１，２１Ａ、そしてＰ領域２２，２５，２３，２６，
２４，２７により形成されるＰＮＰトランジスターのエ
ミッター・ベース接合Ｊ２が、逆バイアスされるからで
ある。 これにより、デバイスは、主要な逆方向電圧阻止能力を
有する。
【００３５】エミッター４０に関して正の電圧が、コレ
クター４１に印加され、ゲート電極部分３１，３２，３
３が、ソース４０に短絡されている時は、上記のＰＮＰ
トランジスターのコレクター・ベース接合Ｊ１は、逆バ
イアスされるため、デバイスは順方向阻止モードで動作
する。もし、十分な大きさの正のゲート電圧をゲート部
分３１，３２，３３に印加し、チャンネル領域２５，２
６，２７を反転させたならば、電子は、Ｎ＋形ソース領
域２８，２９，３０からＮ（−）形ベース領域２１に流
れることができる。そのときデバイスは、順伝導状態に
切替わる。この順伝導状態においてエミッター・ベース
接合Ｊ２は、順バイアスとなり、領域２０は、正孔を低
濃度のＮ（−）形ベース領域２１へ注入する。すると、
デバイスはターンオンされ、同等なパワーＭＯＳＦＥＴ
における低い電流密度に比べて非常に高い電流密度を持
つバイオポラー・パワトランジスターのように電流を流
す。
クター４１に印加され、ゲート電極部分３１，３２，３
３が、ソース４０に短絡されている時は、上記のＰＮＰ
トランジスターのコレクター・ベース接合Ｊ１は、逆バ
イアスされるため、デバイスは順方向阻止モードで動作
する。もし、十分な大きさの正のゲート電圧をゲート部
分３１，３２，３３に印加し、チャンネル領域２５，２
６，２７を反転させたならば、電子は、Ｎ＋形ソース領
域２８，２９，３０からＮ（−）形ベース領域２１に流
れることができる。そのときデバイスは、順伝導状態に
切替わる。この順伝導状態においてエミッター・ベース
接合Ｊ２は、順バイアスとなり、領域２０は、正孔を低
濃度のＮ（−）形ベース領域２１へ注入する。すると、
デバイスはターンオンされ、同等なパワーＭＯＳＦＥＴ
における低い電流密度に比べて非常に高い電流密度を持
つバイオポラー・パワトランジスターのように電流を流
す。
【００３６】デバイスをターンオフするためには、ゲー
トバイアスをゲート部分３１，３２，３３から除去する
だけでよい。これは、Ｐ（−）チャンネル２５，２６，
２７の反転領域を除去し、そしてＮ（−）形ベース２１
への電子の供給を停止し、そしてターンオフ過程を開始
するものである。
トバイアスをゲート部分３１，３２，３３から除去する
だけでよい。これは、Ｐ（−）チャンネル２５，２６，
２７の反転領域を除去し、そしてＮ（−）形ベース２１
への電子の供給を停止し、そしてターンオフ過程を開始
するものである。
【００３７】前に指摘したように電子照射はスイッチン
グスピードを増加させるために用いられる。照射は８メ
ガラドより多い量で行なわれることが望ましいが、その
半面、追加的な照射は許容できないレベルにまで順方向
電圧降下を増加させてしまう。そのうえ、照射より望ま
しい重金属によるドーピングは、寄生ＪＦＥＴの影響を
増加するベース間領域の見掛けの抵抗を増加し、増加さ
れた照射の上記の効果から予想されるよりさらに大きく
順方向電圧降下を増加するので、使用することができな
い。
グスピードを増加させるために用いられる。照射は８メ
ガラドより多い量で行なわれることが望ましいが、その
半面、追加的な照射は許容できないレベルにまで順方向
電圧降下を増加させてしまう。そのうえ、照射より望ま
しい重金属によるドーピングは、寄生ＪＦＥＴの影響を
増加するベース間領域の見掛けの抵抗を増加し、増加さ
れた照射の上記の効果から予想されるよりさらに大きく
順方向電圧降下を増加するので、使用することができな
い。
【００３８】図１，図２上に描かれているデバイスは、
例えば、Ｎ＋形ソース２９、Ｐ形ボディ２３，２６、Ｎ
形ベース２１，２１Ａ、Ｐ＋形アノード領域２０によっ
て一つのセルが構成される寄生ＮＰＮＰサイリスターを
含む。もしこの寄生サイリスターがデバイスの操作中に
ラッチするなら、ゲートバイアスの除去は、デバイスの
ターンオフを起こさせない。この現象は、パワーＩＧＢ
Ｔの「ラッチアップ」として知られている。もちろん、
「ラッチアップ」現象は、非常に好ましくなく、成功し
たＩＧＢＴの設計では、「ラッチアップ」電流は、デバ
イスの動作過程において予想されるどの電流よりも大き
い。
例えば、Ｎ＋形ソース２９、Ｐ形ボディ２３，２６、Ｎ
形ベース２１，２１Ａ、Ｐ＋形アノード領域２０によっ
て一つのセルが構成される寄生ＮＰＮＰサイリスターを
含む。もしこの寄生サイリスターがデバイスの操作中に
ラッチするなら、ゲートバイアスの除去は、デバイスの
ターンオフを起こさせない。この現象は、パワーＩＧＢ
Ｔの「ラッチアップ」として知られている。もちろん、
「ラッチアップ」現象は、非常に好ましくなく、成功し
たＩＧＢＴの設計では、「ラッチアップ」電流は、デバ
イスの動作過程において予想されるどの電流よりも大き
い。
【００３９】「ラッチアップ」が起きる電流を大きくす
るためにはポリ線幅、より詳細には、隣接したベース間
距離を縮めるべきことが知られている。しかしながら、
ポリ線幅の縮小は、順方向電圧降下の増加し、デバイス
の電流規格を減少するデバイスのセル間の寄生ＪＦＥＴ
の影響を増加する。
るためにはポリ線幅、より詳細には、隣接したベース間
距離を縮めるべきことが知られている。しかしながら、
ポリ線幅の縮小は、順方向電圧降下の増加し、デバイス
の電流規格を減少するデバイスのセル間の寄生ＪＦＥＴ
の影響を増加する。
【００４０】ポリ線幅を小さくするには、能動のセルベ
ース構造間のＮ＋形デバイス占有領域４２，４３，４４
に付加注入をしてやればよい。しかし、先行技術として
図１，図２に示されるデバイスには、領域４２，４３，
４４に本出願人によって製造されているＨＥＸＦＥＴ
パワー ＭＯＳＴＦＥＴにおいて用いられているの
と同じ約３ミクロンの深さが用いられている。これは、
領域４２，４３，４４がベース領域より深くならないよ
うに意図的に製造されたものである。しかし、最適なＩ
ＧＢＴ動作において、この深さは、現在あまりに浅すぎ
ること、さらには、もし領域４２，４３，４４の深さが
がベース領域より深いならば予想外の多数の効果が生じ
ることが判っている。即ち、ベースはさらに間隔が縮め
ることができ、ラッチ電流が増加し、より多くの照射ま
たは、重金属のライフタイムキリングが使用でき、スイ
ッチングスピードは従来レベル以上の順方向電圧降下の
増加を伴わずに増加でき、なだれエネルギーが増加する
。
ース構造間のＮ＋形デバイス占有領域４２，４３，４４
に付加注入をしてやればよい。しかし、先行技術として
図１，図２に示されるデバイスには、領域４２，４３，
４４に本出願人によって製造されているＨＥＸＦＥＴ
パワー ＭＯＳＴＦＥＴにおいて用いられているの
と同じ約３ミクロンの深さが用いられている。これは、
領域４２，４３，４４がベース領域より深くならないよ
うに意図的に製造されたものである。しかし、最適なＩ
ＧＢＴ動作において、この深さは、現在あまりに浅すぎ
ること、さらには、もし領域４２，４３，４４の深さが
がベース領域より深いならば予想外の多数の効果が生じ
ることが判っている。即ち、ベースはさらに間隔が縮め
ることができ、ラッチ電流が増加し、より多くの照射ま
たは、重金属のライフタイムキリングが使用でき、スイ
ッチングスピードは従来レベル以上の順方向電圧降下の
増加を伴わずに増加でき、なだれエネルギーが増加する
。
【００４１】図３（ａ）は、本発明を用いたＩＧＢＴと
比較して、浅い注入物４２，４３，４４とともに図１，
図２に示す６００Ｖの逆方向阻止電圧を持つＩＧＢＴの
順方向電圧降下に対する全スイッチング損失を示す。こ
れによると、零より十分に大きい照射レベルに対しては
、非常に深い濃度増加領域を用いた場合、同じ順方向電
圧降下におけるスイッチング損失が５０％以上に改善さ
れている。後で示すように、本発明は増加したライフタ
イムキリングを使用できる結果、順方向電圧降下の関数
としてのスイッチングエネルギー損失の減少という主要
な改善をもたらす。
比較して、浅い注入物４２，４３，４４とともに図１，
図２に示す６００Ｖの逆方向阻止電圧を持つＩＧＢＴの
順方向電圧降下に対する全スイッチング損失を示す。こ
れによると、零より十分に大きい照射レベルに対しては
、非常に深い濃度増加領域を用いた場合、同じ順方向電
圧降下におけるスイッチング損失が５０％以上に改善さ
れている。後で示すように、本発明は増加したライフタ
イムキリングを使用できる結果、順方向電圧降下の関数
としてのスイッチングエネルギー損失の減少という主要
な改善をもたらす。
【００４２】図３（ｂ）は、定格１２００Ｖの２つのデ
バイスの順方向電圧降下Ｖｏｎと照射量との関係を示し
、一つのデバイスは従来の浅い注入物４２，４３，４４
を持ち、他方のデバイスは本発明の深くまでドライブさ
れた注入物を持つ。図３（ｂ）の曲線のデータは、Ｎ（
−）領域２１が８５Ω・ｃｍ、厚さ９５ミクロンであり
、Ｎ＋領域２１Ａが、０．０４Ω・ｃｍ、厚さ７．５ミ
クロンであるデバイスについて、２５℃で１０Ａの順方
向電流を流した状態で測定されたものである。”本発明
に用いるＩＧＢＴ”と付されたデバイスは、図１９に示
す領域６０，６１，６２のような深いＮ＋領域をもつ。 図３（ｂ）は、不都合な順方向電圧降下を伴わずに、よ
り深い注入がより多い照射量（スイッチング損失を減少
させること）を可能にしたことを明確に実証している。 本発明の利益は、阻止電圧が上昇するとき、より重要に
なるということも留意するべきである。
バイスの順方向電圧降下Ｖｏｎと照射量との関係を示し
、一つのデバイスは従来の浅い注入物４２，４３，４４
を持ち、他方のデバイスは本発明の深くまでドライブさ
れた注入物を持つ。図３（ｂ）の曲線のデータは、Ｎ（
−）領域２１が８５Ω・ｃｍ、厚さ９５ミクロンであり
、Ｎ＋領域２１Ａが、０．０４Ω・ｃｍ、厚さ７．５ミ
クロンであるデバイスについて、２５℃で１０Ａの順方
向電流を流した状態で測定されたものである。”本発明
に用いるＩＧＢＴ”と付されたデバイスは、図１９に示
す領域６０，６１，６２のような深いＮ＋領域をもつ。 図３（ｂ）は、不都合な順方向電圧降下を伴わずに、よ
り深い注入がより多い照射量（スイッチング損失を減少
させること）を可能にしたことを明確に実証している。 本発明の利益は、阻止電圧が上昇するとき、より重要に
なるということも留意するべきである。
【００４３】図４から図１９は、本発明の好ましい具体
例を示したものであり、図１９は、最終的に完成される
接合パターンを示す。これらの図は正確な尺図ではく、
明確にする目的で非常に誇張したものである。更に、図
には一つのチップに何千とある同一のセルのうちの一部
を示したに過ぎない。又、チップの重要な周辺の構造は
、本発明と関係ないので示していない。後に説明される
ように、この新しい発明はデバイスのなだれエネルギー
性能の改善のため周辺の構造の若干の責任を除去する。
例を示したものであり、図１９は、最終的に完成される
接合パターンを示す。これらの図は正確な尺図ではく、
明確にする目的で非常に誇張したものである。更に、図
には一つのチップに何千とある同一のセルのうちの一部
を示したに過ぎない。又、チップの重要な周辺の構造は
、本発明と関係ないので示していない。後に説明される
ように、この新しい発明はデバイスのなだれエネルギー
性能の改善のため周辺の構造の若干の責任を除去する。
【００４４】先ず最初に図４に注目すると、とりかかる
シリコンのウェーハの一部が表されている。ウェーハは
、たいらで平行な上面および下面を持ち、例えば１５ミ
ルの厚さのほう素でドープされたＰ＋形材料の基板５０
を持っている。Ｐ＋形材料は、０．０２Ω・ｃｍ以下の
抵抗にまで、ドープされている。薄いエピタキシャル成
長Ｎ＋層５１は、Ｐ＋基板５０の上部に約７ミクロンの
厚さまで成長され、定格６００ＶのＩＧＢＴデバイスの
ため約０．０５Ω・ｃｍの抵抗を持つ。Ｎ＋領域５１は
、より高い電圧規格のデバイスのため、より薄く、より
多量のドープがなされる。例えば、定格１２００Ｖのデ
バイスにおいては、Ｎ＋領域５１は８〜９ミクロンの厚
さで、０．０３５Ω・ｃｍの抵抗を持つであろう。非常
に低い定格電圧のデバイス、例えば定格３００Ｖのデバ
イスであれば、領域５１は削除できる。また領域５１は
、基板５０の中に拡散された領域となるか、もしくは直
接ウェーハに接着されて形成できる。
シリコンのウェーハの一部が表されている。ウェーハは
、たいらで平行な上面および下面を持ち、例えば１５ミ
ルの厚さのほう素でドープされたＰ＋形材料の基板５０
を持っている。Ｐ＋形材料は、０．０２Ω・ｃｍ以下の
抵抗にまで、ドープされている。薄いエピタキシャル成
長Ｎ＋層５１は、Ｐ＋基板５０の上部に約７ミクロンの
厚さまで成長され、定格６００ＶのＩＧＢＴデバイスの
ため約０．０５Ω・ｃｍの抵抗を持つ。Ｎ＋領域５１は
、より高い電圧規格のデバイスのため、より薄く、より
多量のドープがなされる。例えば、定格１２００Ｖのデ
バイスにおいては、Ｎ＋領域５１は８〜９ミクロンの厚
さで、０．０３５Ω・ｃｍの抵抗を持つであろう。非常
に低い定格電圧のデバイス、例えば定格３００Ｖのデバ
イスであれば、領域５１は削除できる。また領域５１は
、基板５０の中に拡散された領域となるか、もしくは直
接ウェーハに接着されて形成できる。
【００４５】デバイスの主電圧阻止領域を区画する２番
目のエピタキシャル層はＮ（−）層５２である。総ての
拡散され接合は、エピタキシャル成長領域５２の中に形
成される。典型的な定格６００ＶのＩＧＢＴデバイスに
おいて領域５２の厚さは、約６０ミクロンで、約３０Ω
・ｃｍの抵抗を持つものである。典型的には領域５２は
燐でドープされる。より薄く、より高抵抗の材料がより
高い電圧のために用いられる。例えば、定格１２００Ｖ
のデバイスにおいては、領域５２は、約１００ミクロン
のために厚さで、約８５Ω・ｃｍの抵抗を持つものとな
る、定格３００Ｖのデバイスにおいては、領域５２の厚
さは、約３５ミクロンで、約７Ω・ｃｍの抵抗を持つも
のとなる。領域５１，５２の厚さと抵抗は、それぞれの
定格電圧と対応して調整するものである事が当時者によ
り理解される。
目のエピタキシャル層はＮ（−）層５２である。総ての
拡散され接合は、エピタキシャル成長領域５２の中に形
成される。典型的な定格６００ＶのＩＧＢＴデバイスに
おいて領域５２の厚さは、約６０ミクロンで、約３０Ω
・ｃｍの抵抗を持つものである。典型的には領域５２は
燐でドープされる。より薄く、より高抵抗の材料がより
高い電圧のために用いられる。例えば、定格１２００Ｖ
のデバイスにおいては、領域５２は、約１００ミクロン
のために厚さで、約８５Ω・ｃｍの抵抗を持つものとな
る、定格３００Ｖのデバイスにおいては、領域５２の厚
さは、約３５ミクロンで、約７Ω・ｃｍの抵抗を持つも
のとなる。領域５１，５２の厚さと抵抗は、それぞれの
定格電圧と対応して調整するものである事が当時者によ
り理解される。
【００４６】図４のウェーハに於ける最初の処理工程は
、図５に示す様に、酸化物層５３を約４００Åの薄さに
形成することである。通常のフォトレジスト５４は、酸
化物層５３の上面に堆積され、図７に示されるような網
状にパターン化される。酸化物層５３は、感光窓内部に
エッチングされる。この結果として図６に、又部分的に
図７に於いて示される長方形酸化物アイランド５４〜５
８が複数形成される。
、図５に示す様に、酸化物層５３を約４００Åの薄さに
形成することである。通常のフォトレジスト５４は、酸
化物層５３の上面に堆積され、図７に示されるような網
状にパターン化される。酸化物層５３は、感光窓内部に
エッチングされる。この結果として図６に、又部分的に
図７に於いて示される長方形酸化物アイランド５４〜５
８が複数形成される。
【００４７】発明の好ましい実施例とされたデバイスに
は、６角形のセルのトポロジーが採用されている。しか
し明らかに、本発明は正方形、ずれた正方形、フィンガ
ー組合せ形状等を含むあらゆる任意の所望の表面トポロ
ジーにも同様に適用できる。本発明の好ましい実施例に
おいて用いられた６角形のセル形状は、総ての辺が同じ
長さである対称的な６角形ではなく、側部はわずかに延
ばされているので、任意のセルに於けるチップ間距離は
、約２０ミクロンであるのに対し、垂直方向の平面間距
離は約１６ミクロンである。もちろん対称的な６角形の
パターンも使用できる。図６，図７に示される好ましい
実施例において、酸化物アイランド５４と５５との間の
垂直方向の中央間距離は、２５ミクロンである。酸化物
アイランドの列の中央間距離は、約２２ミクロンである
。
は、６角形のセルのトポロジーが採用されている。しか
し明らかに、本発明は正方形、ずれた正方形、フィンガ
ー組合せ形状等を含むあらゆる任意の所望の表面トポロ
ジーにも同様に適用できる。本発明の好ましい実施例に
おいて用いられた６角形のセル形状は、総ての辺が同じ
長さである対称的な６角形ではなく、側部はわずかに延
ばされているので、任意のセルに於けるチップ間距離は
、約２０ミクロンであるのに対し、垂直方向の平面間距
離は約１６ミクロンである。もちろん対称的な６角形の
パターンも使用できる。図６，図７に示される好ましい
実施例において、酸化物アイランド５４と５５との間の
垂直方向の中央間距離は、２５ミクロンである。酸化物
アイランドの列の中央間距離は、約２２ミクロンである
。
【００４８】つぎに図８に示されるように、燐は、最初
のフォトリトグラフ酸化物をエッチ工程により形成され
る感光パターンを通じてシリコンの中へ注入される。フ
ォトレジストは、それ自体で注入された原子に対するマ
スクとして作用する。Ｎ＋形の燐領域６０，６１，６２
は、図６に示される網状パターン部分である。発明の好
ましい実施例において、燐の注入は、１２０ＫｅＶの加
速エネルギーで実行され、例えば、投与量が約３．５×
１０１２ａｔｏｍｓ／ｃｍ２である。投与量は、２×１
０１２ａｔｏｍｓ／ｃｍ２から７×１０１２ａｔｏｍｓ
／ｃｍ２の間で行なうことができる。投与量の限界は、
逆方向電圧降下が許容範囲を越えて減少するほど多くは
ないが、寄生ＪＦＥＴにその全長において大きな十分な
衝撃を与えるのに十分な量である。
のフォトリトグラフ酸化物をエッチ工程により形成され
る感光パターンを通じてシリコンの中へ注入される。フ
ォトレジストは、それ自体で注入された原子に対するマ
スクとして作用する。Ｎ＋形の燐領域６０，６１，６２
は、図６に示される網状パターン部分である。発明の好
ましい実施例において、燐の注入は、１２０ＫｅＶの加
速エネルギーで実行され、例えば、投与量が約３．５×
１０１２ａｔｏｍｓ／ｃｍ２である。投与量は、２×１
０１２ａｔｏｍｓ／ｃｍ２から７×１０１２ａｔｏｍｓ
／ｃｍ２の間で行なうことができる。投与量の限界は、
逆方向電圧降下が許容範囲を越えて減少するほど多くは
ないが、寄生ＪＦＥＴにその全長において大きな十分な
衝撃を与えるのに十分な量である。
【００４９】フォトレジストを剥離したのちの図８にお
ける注入物は、次に領域５２の表面の下に深くドライブ
される。本発明の好ましい実施例では、注入物６０，６
１，６２は、初めに８時間、約１１７５℃に於いてドラ
イブされる。より高い温度は、ドライブ時間を短縮する
ために使用できる。例えば、１２００℃でドライブ時間
は約４時間に短縮される。この重要なドライブは、ドラ
イブ中に２酸化シリコンの成長を防止するために窒素中
で実行される。領域６０，６１，６２を形成するための
キャリヤの初めのドライブ中、領域はほぼ最終の深さで
ある約６ミクロンに進む。後に解るように、さらに約２
時間後には、その後の処理によって、さらに約１ミクロ
ンこれらの領域の深さが増加する。
ける注入物は、次に領域５２の表面の下に深くドライブ
される。本発明の好ましい実施例では、注入物６０，６
１，６２は、初めに８時間、約１１７５℃に於いてドラ
イブされる。より高い温度は、ドライブ時間を短縮する
ために使用できる。例えば、１２００℃でドライブ時間
は約４時間に短縮される。この重要なドライブは、ドラ
イブ中に２酸化シリコンの成長を防止するために窒素中
で実行される。領域６０，６１，６２を形成するための
キャリヤの初めのドライブ中、領域はほぼ最終の深さで
ある約６ミクロンに進む。後に解るように、さらに約２
時間後には、その後の処理によって、さらに約１ミクロ
ンこれらの領域の深さが増加する。
【００５０】Ｎ形の素地への付加的なＮ形のキャリヤの
侵入の深さを測定するためには、図２１に示される様に
シリコン表面下の深さの関数として図９の領域５２の全
ドナー濃度の対数の曲線の形状を考察することが便利で
ある。この曲線は、広域拡散上の拡散する抵抗を証明す
る直接的な実験技術を用いて、もしくはコンピュータシ
ミュレーションにより作成される。図２１の曲線の屈曲
点は、濃度がエピタキシャル材料５２の初期素地の深さ
にほぼ達する深さで生じ、増加された濃度領域の深さの
程度をあらわす。図２１の曲線例における屈曲点は、お
およそ７．０マイクロメーターにおいて生じる。注入物
６０，６１，６２によって加えられた全価電子の９７％
以上が、７．０ミクロンの深さの左側に（７．０ミクロ
ン以上に）含まれているこが解る。後に説明されるよう
に、本発明によりこの増加された濃度領域の深さは、Ｐ
Ｎ接合の良く定義されたベースの深さより大きく、従っ
て、シリコン内部に正確に位置される。
侵入の深さを測定するためには、図２１に示される様に
シリコン表面下の深さの関数として図９の領域５２の全
ドナー濃度の対数の曲線の形状を考察することが便利で
ある。この曲線は、広域拡散上の拡散する抵抗を証明す
る直接的な実験技術を用いて、もしくはコンピュータシ
ミュレーションにより作成される。図２１の曲線の屈曲
点は、濃度がエピタキシャル材料５２の初期素地の深さ
にほぼ達する深さで生じ、増加された濃度領域の深さの
程度をあらわす。図２１の曲線例における屈曲点は、お
およそ７．０マイクロメーターにおいて生じる。注入物
６０，６１，６２によって加えられた全価電子の９７％
以上が、７．０ミクロンの深さの左側に（７．０ミクロ
ン以上に）含まれているこが解る。後に説明されるよう
に、本発明によりこの増加された濃度領域の深さは、Ｐ
Ｎ接合の良く定義されたベースの深さより大きく、従っ
て、シリコン内部に正確に位置される。
【００５１】又、図９に示すように、領域６０，６１，
６２は、より深くドライブするにつれに横方向に拡散し
ている。これらの領域６０，６１，６２は、酸化物領域
５４〜５６の中央にほぼ接触するまで横に拡散する。こ
れら拡散は明らかに接触せず、図９に示される全垂直方
向の深さにおいて、幾分間隔が空けられている。これら
の領域が、中央で接触しても、間隔があっても、重なっ
ても、本発明にとってほとんど重要ではない。
６２は、より深くドライブするにつれに横方向に拡散し
ている。これらの領域６０，６１，６２は、酸化物領域
５４〜５６の中央にほぼ接触するまで横に拡散する。こ
れら拡散は明らかに接触せず、図９に示される全垂直方
向の深さにおいて、幾分間隔が空けられている。これら
の領域が、中央で接触しても、間隔があっても、重なっ
ても、本発明にとってほとんど重要ではない。
【００５２】さらには、領域６０，６１，６２のような
Ｎ＋領域は、チップの周辺にまで広がらずに、デバイス
占有領域内に存在するに止どまる。濃度増加領域はデバ
イスの降伏電圧を減少するために、チップのデバイス占
有領域を越えて広がることや、接合終端部分（図示せず
）に入り込むことは出来ない。
Ｎ＋領域は、チップの周辺にまで広がらずに、デバイス
占有領域内に存在するに止どまる。濃度増加領域はデバ
イスの降伏電圧を減少するために、チップのデバイス占
有領域を越えて広がることや、接合終端部分（図示せず
）に入り込むことは出来ない。
【００５３】図１０に示す次の工程では酸化物層７０が
、図９のウェーハの表面上に約８，０００Åの厚さに成
長する。フォトレジスト層７１は、酸化物層７０の上部
に堆積し、次に図１０に示すように酸化物アイランド５
４，５５，５６上の領域を露出する６角形の開口となる
窓を区画する様にのパターン化される。酸化物７０とそ
の下に広がる酸化物部分５４，５５，５６は、次に図１
１に示されるようにシリコン表面を露出するためのフォ
トレジスト７１中の窓を通ってエッチングされ、その後
、フォトレジストは除去され、多量のほう素が、図１１
の領域８０，８１，８２で示される様に露出されたシリ
コン表面領域の中に注入される。図１１のほう素の注入
は、投与量約３×１０１５ａｔｏｍｓ／ｃｍ２で約５０
ＫｅＶの加速電圧で実行される。多量の投与が望ましい
理由は、注入領域８０，８１，８２が最終的に深くされ
て、Ｐ＋形ベース領域を生じ、デバイスのＭＯＳＦＥＴ
部分のソースの下の低抵抗Ｒｂ’を生じる高い電導度を
持つからである。ソースの下の低抵抗Ｒｂ’は、大きな
ラッチ電流を生じる。 図１１に示されるほう素の注入に用いられる投与量は、
できるだけ高くされるべきである。しかしながら、投与
量は、シリコン破壊が始まるか、もしくは全体のデバイ
ス性能が減少する値より低くすべきである。
、図９のウェーハの表面上に約８，０００Åの厚さに成
長する。フォトレジスト層７１は、酸化物層７０の上部
に堆積し、次に図１０に示すように酸化物アイランド５
４，５５，５６上の領域を露出する６角形の開口となる
窓を区画する様にのパターン化される。酸化物７０とそ
の下に広がる酸化物部分５４，５５，５６は、次に図１
１に示されるようにシリコン表面を露出するためのフォ
トレジスト７１中の窓を通ってエッチングされ、その後
、フォトレジストは除去され、多量のほう素が、図１１
の領域８０，８１，８２で示される様に露出されたシリ
コン表面領域の中に注入される。図１１のほう素の注入
は、投与量約３×１０１５ａｔｏｍｓ／ｃｍ２で約５０
ＫｅＶの加速電圧で実行される。多量の投与が望ましい
理由は、注入領域８０，８１，８２が最終的に深くされ
て、Ｐ＋形ベース領域を生じ、デバイスのＭＯＳＦＥＴ
部分のソースの下の低抵抗Ｒｂ’を生じる高い電導度を
持つからである。ソースの下の低抵抗Ｒｂ’は、大きな
ラッチ電流を生じる。 図１１に示されるほう素の注入に用いられる投与量は、
できるだけ高くされるべきである。しかしながら、投与
量は、シリコン破壊が始まるか、もしくは全体のデバイ
ス性能が減少する値より低くすべきである。
【００５４】図１１の注入工程により、１〜２マイクロ
メーターの最初のドライブを行うため，１％の酸素を加
えた乾燥窒素内で注入物の最初のドライブを短時間行う
。このＰ＋領域８０，８１，８２への最初のドライブは
、図１２に示される。その後、酸化物部分８３，８４，
８５を、Ｐ＋領域８０，８１，８２上に成長する。ほう
素領域８０，８１，８２は、酸化物部分８３，８４，８
５の成長する間表面のほう素の実質的減少を避けるため
に浅い深さまで初めにドライブされる。
メーターの最初のドライブを行うため，１％の酸素を加
えた乾燥窒素内で注入物の最初のドライブを短時間行う
。このＰ＋領域８０，８１，８２への最初のドライブは
、図１２に示される。その後、酸化物部分８３，８４，
８５を、Ｐ＋領域８０，８１，８２上に成長する。ほう
素領域８０，８１，８２は、酸化物部分８３，８４，８
５の成長する間表面のほう素の実質的減少を避けるため
に浅い深さまで初めにドライブされる。
【００５５】その後、図１３に示されるように、フォト
レジスト層９０は、図１２の表面上に堆積され、Ｐ＋領
域８０，８１，８２を覆う酸化物を除く総ての酸化物を
エッチングすることによって３番目の窓のパターンを区
画するためにパターン化される。
レジスト層９０は、図１２の表面上に堆積され、Ｐ＋領
域８０，８１，８２を覆う酸化物を除く総ての酸化物を
エッチングすることによって３番目の窓のパターンを区
画するためにパターン化される。
【００５６】その後、図１４に示されるように、フォト
レジスト層９０は除去され、薄いゲート酸化物層９５が
、完全に露出したウェーハのデバイス占有領域の上に成
長される。ゲート酸化物９５は、約１０５０Åの厚さを
持つ。ポリシリコン層９６は、ウェーハの真上に４，０
００〜５，０００Åの厚さで堆積される。図示してはい
ないが、薄い（５００Å）酸化物層は、ポリシリコン層
９６の真上に堆積されるフォトレジスト層９７との接合
を促進するために、ポリシリコン層９６の真上に成長さ
れる。フォトレジスト９７は、次に、Ｐ＋形領域８０，
８１，８２を、それぞれ囲む６角形の窓９８，９９，１
００を形成するための４番目のマスキング工程に従って
パターンニングがされている。
レジスト層９０は除去され、薄いゲート酸化物層９５が
、完全に露出したウェーハのデバイス占有領域の上に成
長される。ゲート酸化物９５は、約１０５０Åの厚さを
持つ。ポリシリコン層９６は、ウェーハの真上に４，０
００〜５，０００Åの厚さで堆積される。図示してはい
ないが、薄い（５００Å）酸化物層は、ポリシリコン層
９６の真上に堆積されるフォトレジスト層９７との接合
を促進するために、ポリシリコン層９６の真上に成長さ
れる。フォトレジスト９７は、次に、Ｐ＋形領域８０，
８１，８２を、それぞれ囲む６角形の窓９８，９９，１
００を形成するための４番目のマスキング工程に従って
パターンニングがされている。
【００５７】その後、ポリシリコンを覆う薄い酸化物層
は、窓９８，９９，１００のパターンにまでエッチング
され、フォトレジストは剥がされ、そのようにエッチン
グされた薄い酸化物層は、ポリシリコンをエッチングす
るためのマスクとして用いられ、ゲート酸化物層９５上
の６角形の窓を形成する。その後、そのゲート酸化物層
はエッチングされ、ポリシリコン層上部の薄い酸化物層
（図示せず）も除去する。図１５に示されるように、こ
れは、残留ポリシリコン網と窓９８，９９，１００の内
部に存在するシリコン基板５２の表面とを露出する。こ
のフォトリトグラフ・エッチングの工程は、酸化物のア
イランド（厚さをわずかに薄くされたアイランド）８３
，８４，８５とともに、それぞれゲート酸化物１１０，
１１１，１１２及びポリシリコン部分１１３，１１４，
１１５によって表されている６角形に形成された格子を
所定の位置に残す。
は、窓９８，９９，１００のパターンにまでエッチング
され、フォトレジストは剥がされ、そのようにエッチン
グされた薄い酸化物層は、ポリシリコンをエッチングす
るためのマスクとして用いられ、ゲート酸化物層９５上
の６角形の窓を形成する。その後、そのゲート酸化物層
はエッチングされ、ポリシリコン層上部の薄い酸化物層
（図示せず）も除去する。図１５に示されるように、こ
れは、残留ポリシリコン網と窓９８，９９，１００の内
部に存在するシリコン基板５２の表面とを露出する。こ
のフォトリトグラフ・エッチングの工程は、酸化物のア
イランド（厚さをわずかに薄くされたアイランド）８３
，８４，８５とともに、それぞれゲート酸化物１１０，
１１１，１１２及びポリシリコン部分１１３，１１４，
１１５によって表されている６角形に形成された格子を
所定の位置に残す。
【００５８】その後、更に図１５に示されるように、ほ
う素は、ウェーハの表面内に注入され、特に６角形の拡
散窓９８，９９，１００を通じて注入される。この操作
におけるほう素の投与量は、図１１でのほう素の投与量
（３×１０１５ａｔｏｍｓ／ｃｍ２）よりずっと少なく
、５０ＫｅＶにおいて１×１０１４ａｔｏｍｓ／ｃｍ２
である。拡散後、この１×１０１４ａｔｏｍｓ／ｃｍ２
のほう素の投与量は、より多く投与されたほう素領域に
溶け込み、より高い濃度領域８０，８１，８２より作成
されるＰ＋のボディ部分より浅く、そしてこれを囲むよ
うな低濃度のＰ（−）形チャンネル領域を形成する。こ
のようにして、軽くドープされたほう素領域１２０，１
２１，１２２は、図１５に示すように形成される。これ
らの領域は、１１７５℃において約２時間でドライブさ
れ約４．５ミクロンの深さに達する。環状領域１２０，
１２１，１２２は、図１６に点線で部分的に示される。 けれども、これらの領域が、Ｐ＋領域８０，８１，８２
に重なって相互に融合する事は当然である。
う素は、ウェーハの表面内に注入され、特に６角形の拡
散窓９８，９９，１００を通じて注入される。この操作
におけるほう素の投与量は、図１１でのほう素の投与量
（３×１０１５ａｔｏｍｓ／ｃｍ２）よりずっと少なく
、５０ＫｅＶにおいて１×１０１４ａｔｏｍｓ／ｃｍ２
である。拡散後、この１×１０１４ａｔｏｍｓ／ｃｍ２
のほう素の投与量は、より多く投与されたほう素領域に
溶け込み、より高い濃度領域８０，８１，８２より作成
されるＰ＋のボディ部分より浅く、そしてこれを囲むよ
うな低濃度のＰ（−）形チャンネル領域を形成する。こ
のようにして、軽くドープされたほう素領域１２０，１
２１，１２２は、図１５に示すように形成される。これ
らの領域は、１１７５℃において約２時間でドライブさ
れ約４．５ミクロンの深さに達する。環状領域１２０，
１２１，１２２は、図１６に点線で部分的に示される。 けれども、これらの領域が、Ｐ＋領域８０，８１，８２
に重なって相互に融合する事は当然である。
【００５９】深いＰ＋領域８０，８１，８２を囲むＰ（
−）の浅い”棚”１２０，１２１，１２２は、軽くドー
プされたチャンネル領域としてゲート酸化物の下に存在
する。拡散後の深いＰ＋形ボディ領域とともに、これら
の軽くドープされた領域は、米国特許第４，５３９，３
０２号で示されるような先行技術において用いられる反
転された頭部そして肩部の断面図に比べて、各セルにつ
いて大体正方形の断面図を区画する。製造の許容誤差が
薄いＰ（−）領域が非常に精密に区画でき、Ｐ＋領域が
相対的に拡大できる点まで進歩しているので、より正確
な正方形のパターンを作ることができ、このようにして
、逆にチャンネル領域を侵すことなく抵抗Ｒｂ′をでき
るだけ減少することができる。
−）の浅い”棚”１２０，１２１，１２２は、軽くドー
プされたチャンネル領域としてゲート酸化物の下に存在
する。拡散後の深いＰ＋形ボディ領域とともに、これら
の軽くドープされた領域は、米国特許第４，５３９，３
０２号で示されるような先行技術において用いられる反
転された頭部そして肩部の断面図に比べて、各セルにつ
いて大体正方形の断面図を区画する。製造の許容誤差が
薄いＰ（−）領域が非常に精密に区画でき、Ｐ＋領域が
相対的に拡大できる点まで進歩しているので、より正確
な正方形のパターンを作ることができ、このようにして
、逆にチャンネル領域を侵すことなく抵抗Ｒｂ′をでき
るだけ減少することができる。
【００６０】図１６に示されるＰ（−）のドライブを含
む各ドライブに於いて総ての接合がより深く移動しつづ
けることに注意すべきである。Ｎ＋領域６０，６１，６
２はより少なく移動し、Ｐ＋領域８０，８１，８２は、
幾分深く移動する。当業者にとって、拡散物が、より深
くドライブされると同時に、側部へも移動することは自
明であり、それによって浅い拡散領域の１３０，１３１
，１３２は最終的にゲート酸化物の下に拡散する。
む各ドライブに於いて総ての接合がより深く移動しつづ
けることに注意すべきである。Ｎ＋領域６０，６１，６
２はより少なく移動し、Ｐ＋領域８０，８１，８２は、
幾分深く移動する。当業者にとって、拡散物が、より深
くドライブされると同時に、側部へも移動することは自
明であり、それによって浅い拡散領域の１３０，１３１
，１３２は最終的にゲート酸化物の下に拡散する。
【００６１】図１６の構造の表面はその後適当に脱ガラ
ス化され図１７に示すようにソース注入工程が行われる
。このようにして５０ＫｅＶのひ素原子が窓９８，９９
，及び１００を介して３×１０１５の照射量で注入され
る。注入されたソースは９７５℃で約１２０分間熱処理
され環状のＮ＋＋ソース領域１３０，１３１および１３
２が形成される。Ｎ＋＋ソースと浅いＰ（−）領域によ
って形成される接合部Ｊ１との間の間隔は先に形成され
たゲート酸化物の下側に反転可能なチャネル領域を形成
する。
ス化され図１７に示すようにソース注入工程が行われる
。このようにして５０ＫｅＶのひ素原子が窓９８，９９
，及び１００を介して３×１０１５の照射量で注入され
る。注入されたソースは９７５℃で約１２０分間熱処理
され環状のＮ＋＋ソース領域１３０，１３１および１３
２が形成される。Ｎ＋＋ソースと浅いＰ（−）領域によ
って形成される接合部Ｊ１との間の間隔は先に形成され
たゲート酸化物の下側に反転可能なチャネル領域を形成
する。
【００６２】上記のソース領域は硫黄を用いることによ
っても形成し得るが硫黄はより深くまで打ち込まれその
結果Ｒｂ’を増大させるのでひ素のほうが好ましい。
っても形成し得るが硫黄はより深くまで打ち込まれその
結果Ｒｂ’を増大させるのでひ素のほうが好ましい。
【００６３】その後図１８に示すように約１００００オ
ングストロームの厚さを有するシリコン酸化物の中間層
１４０が上記チップの表面上に形成されさらにその表面
上には図１８に示すようにコンタクトマスク開口を形成
するようにホトリソグラフィ技術によってパターン化さ
れたホトレジスト１５０がコートされる。これらの窓開
口は局所的であって通常ホトレジスト１５０内の六角形
状の開口として形成される。ホトレジスト内の開口を通
して露出される表面は適当にエッチングされ、その下方
にありＮ＋＋ソースの内周部分およびＰ＋領域８０，８
１および８２の中心部を露出させる。ホトレジストを除
去すると中間層酸化物の六角形状の格子が多結晶シリコ
ンセグメント１１３，１１４および１１５上に残り、図
１９に示すようにその後に堆積されるアルミニューム層
からこれらセグメントを絶縁する。このアルミニューム
層はホトリソグラフィによってパターン化されるととも
にエッチングされソースおよびゲート電極（図示せず）
を形成する。
ングストロームの厚さを有するシリコン酸化物の中間層
１４０が上記チップの表面上に形成されさらにその表面
上には図１８に示すようにコンタクトマスク開口を形成
するようにホトリソグラフィ技術によってパターン化さ
れたホトレジスト１５０がコートされる。これらの窓開
口は局所的であって通常ホトレジスト１５０内の六角形
状の開口として形成される。ホトレジスト内の開口を通
して露出される表面は適当にエッチングされ、その下方
にありＮ＋＋ソースの内周部分およびＰ＋領域８０，８
１および８２の中心部を露出させる。ホトレジストを除
去すると中間層酸化物の六角形状の格子が多結晶シリコ
ンセグメント１１３，１１４および１１５上に残り、図
１９に示すようにその後に堆積されるアルミニューム層
からこれらセグメントを絶縁する。このアルミニューム
層はホトリソグラフィによってパターン化されるととも
にエッチングされソースおよびゲート電極（図示せず）
を形成する。
【００６４】アルミニュームのエミッタ電極１６０は連
続した電極であって各セルを電気電気的に並列に接続す
るとともにＰ＋ボディ領域の各々と各環状のＮ＋＋ソー
ス領域の内周部とを短絡する。
続した電極であって各セルを電気電気的に並列に接続す
るとともにＰ＋ボディ領域の各々と各環状のＮ＋＋ソー
ス領域の内周部とを短絡する。
【００６５】ホトポリイミド層１６２は適当にホトリソ
グラフィによってパターン化され、アモルファスシリコ
ン層がエッチングされ（図示せず）、適当なエミッタお
よびゲートパッドを露出させる。この操作の間アモルフ
ァスシリコンは適当なプラズマエッチングでエッチング
される。ポリイミド層１６２はその後４００〜５００℃
に加熱することによってイミド化される。
グラフィによってパターン化され、アモルファスシリコ
ン層がエッチングされ（図示せず）、適当なエミッタお
よびゲートパッドを露出させる。この操作の間アモルフ
ァスシリコンは適当なプラズマエッチングでエッチング
される。ポリイミド層１６２はその後４００〜５００℃
に加熱することによってイミド化される。
【００６６】その後図１９のデバイスは、例えばＰ＋層
５０の底部から２，３ミリのシリコンを研磨することに
よってその底部表面から所定の物質を除去する研磨に代
えて、適当なエッチング乃至はサンドブラストグラフト
を用いることが出来る。その後１９に示すように、適当
なコレクタ電極１７０が例えば適当なクローム−ニッケ
ル−銀の三元系金属を用いて底部表面に形成される。
５０の底部から２，３ミリのシリコンを研磨することに
よってその底部表面から所定の物質を除去する研磨に代
えて、適当なエッチング乃至はサンドブラストグラフト
を用いることが出来る。その後１９に示すように、適当
なコレクタ電極１７０が例えば適当なクローム−ニッケ
ル−銀の三元系金属を用いて底部表面に形成される。
【００６７】上記の工程によって非連続なＩＧＢＴダイ
を含むウエハの製造が完了する。ウエハは適当な電子照
射装置内にセットされ、本発明によればトータルの照射
量１６メガラドまで照射される。この量は従来のＩＧＢ
Ｔに用いられていた照射量の約２倍に相当する。照射後
にウエハは３００℃で約３０分間熱処理される。高い照
射量は極めて深いＮ＋ドレイン拡散部６０，６１，６２
の故に可能となり、これら拡散部は短い寿命の故にデバ
イスの給電電圧降下における過剰な増加を防ぐ。即ちＮ
＋領域６０，６１及び６２は互いに近接して存在するベ
ースのＪＦＥＴ領域における抵抗を減少すべく伝導性の
変調の必要性を局所的に減少させる。照射量を１６メガ
ラドまで増大させることによって最終的に形成されるＩ
ＧＢＴデバイスの立下り時間は約３００ナノセカンドか
ら約１００ナノセカンドまで減少するとともに遮断スイ
ッチング損失は約６００マイクロジュールから約２００
マイクロジュールまで減少することが判明した。その結
果図３（ａ）に示すように、図１９のＩＧＢＴは本発明
と表示された下側の曲線で示されるような特性を有する
に至る。寿命の大幅な短縮によってスイッチングエネル
ギー損失は実質的にいかなる所望の給電電圧降下を示す
ように減少させることができる。かくして本発明による
デバイスは、高周波で動作し得るしあるいは従来のデバ
イスと同一の周波数で動作する場合には実質的に小さい
給電電圧降下を示す。言うまでもなく本発明の２つの改
良のいかなる組み合わせも可能である。
を含むウエハの製造が完了する。ウエハは適当な電子照
射装置内にセットされ、本発明によればトータルの照射
量１６メガラドまで照射される。この量は従来のＩＧＢ
Ｔに用いられていた照射量の約２倍に相当する。照射後
にウエハは３００℃で約３０分間熱処理される。高い照
射量は極めて深いＮ＋ドレイン拡散部６０，６１，６２
の故に可能となり、これら拡散部は短い寿命の故にデバ
イスの給電電圧降下における過剰な増加を防ぐ。即ちＮ
＋領域６０，６１及び６２は互いに近接して存在するベ
ースのＪＦＥＴ領域における抵抗を減少すべく伝導性の
変調の必要性を局所的に減少させる。照射量を１６メガ
ラドまで増大させることによって最終的に形成されるＩ
ＧＢＴデバイスの立下り時間は約３００ナノセカンドか
ら約１００ナノセカンドまで減少するとともに遮断スイ
ッチング損失は約６００マイクロジュールから約２００
マイクロジュールまで減少することが判明した。その結
果図３（ａ）に示すように、図１９のＩＧＢＴは本発明
と表示された下側の曲線で示されるような特性を有する
に至る。寿命の大幅な短縮によってスイッチングエネル
ギー損失は実質的にいかなる所望の給電電圧降下を示す
ように減少させることができる。かくして本発明による
デバイスは、高周波で動作し得るしあるいは従来のデバ
イスと同一の周波数で動作する場合には実質的に小さい
給電電圧降下を示す。言うまでもなく本発明の２つの改
良のいかなる組み合わせも可能である。
【００６８】１６メガラドよりも高い照射量が好ましい
とはいえ約２０メガラドに近い照射量ではスイッチバッ
ク特性がデバイスの給電電導特性において発生すること
が見いだされている。このようなスイッチバック特性は
好ましいものではないと一般に信じられている。実際そ
れが好ましくないとすれば照射量は２０メガラド以下で
あるべきである。
とはいえ約２０メガラドに近い照射量ではスイッチバッ
ク特性がデバイスの給電電導特性において発生すること
が見いだされている。このようなスイッチバック特性は
好ましいものではないと一般に信じられている。実際そ
れが好ましくないとすれば照射量は２０メガラド以下で
あるべきである。
【００６９】本発明によれば寿命を短縮するために照射
に代えて重金属のドーピングを用いることが可能である
。重金属のドーピングは、照射の寿命短縮効果がダイ・
ボンドにおいて完全に消失させることができるので、照
射に比べて好ましい。しかしながら重金属のドーピング
がダイ・ボンドの間一定であるということは必ずしも正
しくない。しかしながら重金属による寿命短縮はシリコ
ンの見かけ抵抗を増大させベース間の抵抗を増加させ、
それによって寄生ＪＦＥＴの効率を却って増加させ、そ
のことによって給電電圧降下を許容できない程度にまで
増加させてしまう。本発明の場合には、重金属ドーピン
グのこの欠点は、ベースのもっとも深い部分よりさらに
深い深拡散部６０，６１及び６２を用いることによって
克服される。かくして、本発明のいま１つの特徴によれ
ば、重金属ドーピングは図１９のアルミニウムソース電
極１６０の形成に先立ってウエハ内に拡散される。
に代えて重金属のドーピングを用いることが可能である
。重金属のドーピングは、照射の寿命短縮効果がダイ・
ボンドにおいて完全に消失させることができるので、照
射に比べて好ましい。しかしながら重金属のドーピング
がダイ・ボンドの間一定であるということは必ずしも正
しくない。しかしながら重金属による寿命短縮はシリコ
ンの見かけ抵抗を増大させベース間の抵抗を増加させ、
それによって寄生ＪＦＥＴの効率を却って増加させ、そ
のことによって給電電圧降下を許容できない程度にまで
増加させてしまう。本発明の場合には、重金属ドーピン
グのこの欠点は、ベースのもっとも深い部分よりさらに
深い深拡散部６０，６１及び６２を用いることによって
克服される。かくして、本発明のいま１つの特徴によれ
ば、重金属ドーピングは図１９のアルミニウムソース電
極１６０の形成に先立ってウエハ内に拡散される。
【００７０】図１９のＩＧＢＴデバイスは、Ｎ＋領域５
１を貫通することはないが、その内部に伸びる空領域を
伴ってＮ（−）層５２が遮断時完全に空乏化されるよう
に設計されている。このことは、Ｎ（−）領域５２内の
ホールが上記空領域が下方向にスイープするに従ってコ
レクター領域内に掃引されるので好ましい。Ｎ＋領域内
の残存ホールはＮ型領域の最小の寿命を持つので極めて
大きな割合で再結合し、そのことによってデバイスをよ
り速く遮断する。デバイスの製作にあたっては、エピタ
キシャル領域５２の厚さと抵抗を適当に調整することに
よって領域５２の完全な空乏状態を実現し得るようにす
ることができる。
１を貫通することはないが、その内部に伸びる空領域を
伴ってＮ（−）層５２が遮断時完全に空乏化されるよう
に設計されている。このことは、Ｎ（−）領域５２内の
ホールが上記空領域が下方向にスイープするに従ってコ
レクター領域内に掃引されるので好ましい。Ｎ＋領域内
の残存ホールはＮ型領域の最小の寿命を持つので極めて
大きな割合で再結合し、そのことによってデバイスをよ
り速く遮断する。デバイスの製作にあたっては、エピタ
キシャル領域５２の厚さと抵抗を適当に調整することに
よって領域５２の完全な空乏状態を実現し得るようにす
ることができる。
【００７１】本発明のいま１つの特徴は、事実深く拡散
された高濃度の格子のセグメントである深いＮ＋領域６
０，６１および６２がデバイスの能動領域全体にわたっ
て均一に分布しかつ好ましいなだれ降伏点として機能す
るということである。これらの深い領域はそれを設けて
いない場合に比較して約５０ボルトだけデバイスの全体
降伏電圧を減少させるように機能するが、その代わりに
チップの全領域に渡ってなだれ降伏電流を分布させる。 なだれ降伏電流を全チップ領域に分布させるとともにチ
ップ周辺の２，３の局所点からそれを除去することによ
って誘電負荷（そのＩ２Ｌ特性）のデバイスの処理能力
は実質的に増加する。
された高濃度の格子のセグメントである深いＮ＋領域６
０，６１および６２がデバイスの能動領域全体にわたっ
て均一に分布しかつ好ましいなだれ降伏点として機能す
るということである。これらの深い領域はそれを設けて
いない場合に比較して約５０ボルトだけデバイスの全体
降伏電圧を減少させるように機能するが、その代わりに
チップの全領域に渡ってなだれ降伏電流を分布させる。 なだれ降伏電流を全チップ領域に分布させるとともにチ
ップ周辺の２，３の局所点からそれを除去することによ
って誘電負荷（そのＩ２Ｌ特性）のデバイスの処理能力
は実質的に増加する。
【００７２】図１９ではこれらの深い領域６０，６１，
６２はＩＧＢＴに関連して図示されているが、当業者に
とって明らかなように図１９の図示構造と実質的に同じ
であるが、Ｐ＋領域５０を持たないパワーＭＯＳＦＥＴ
にも同様な深い領域を用いることができ、そのことによ
ってデバイスのなだれエネルギーの増加に関し同様の重
要な利点を与えることができる。また１６メガラドの照
射量によって得られる寿命の大幅な短縮は、図１９のＰ
ＮＰトランジスタ（Ｐ領域５０，Ｎ領域５１，５２およ
びＰ領域８０，８１，８２によって形成されるトランジ
スタ）のゲインを低下させ、そのことによってＩＧＢＴ
デバイスのＩ２Ｌ特性を改善することができる。
６２はＩＧＢＴに関連して図示されているが、当業者に
とって明らかなように図１９の図示構造と実質的に同じ
であるが、Ｐ＋領域５０を持たないパワーＭＯＳＦＥＴ
にも同様な深い領域を用いることができ、そのことによ
ってデバイスのなだれエネルギーの増加に関し同様の重
要な利点を与えることができる。また１６メガラドの照
射量によって得られる寿命の大幅な短縮は、図１９のＰ
ＮＰトランジスタ（Ｐ領域５０，Ｎ領域５１，５２およ
びＰ領域８０，８１，８２によって形成されるトランジ
スタ）のゲインを低下させ、そのことによってＩＧＢＴ
デバイスのＩ２Ｌ特性を改善することができる。
【００７３】本発明のさらに重要な１つの特徴は、極め
て深いＮ＋拡散部６０，６１，６２を用いることによっ
て、短絡抵抗時間が倍増するということである。この短
絡抵抗時間とは、デバイスがまちがいなく短絡を生じる
時間を意味する。ＰＮＰバイコーラトランジスタのゲイ
ンが、深い拡散によって可能となった高い照射量によっ
て実質的に減少し、それによってある与えられたゲート
駆動に対してＩＧＢＴの飽和電流を低下させるので、短
絡抵抗時間が増大すると考えられている。このことは、
逆に短絡条件下においてパワー損失を低下させることを
意味する。
て深いＮ＋拡散部６０，６１，６２を用いることによっ
て、短絡抵抗時間が倍増するということである。この短
絡抵抗時間とは、デバイスがまちがいなく短絡を生じる
時間を意味する。ＰＮＰバイコーラトランジスタのゲイ
ンが、深い拡散によって可能となった高い照射量によっ
て実質的に減少し、それによってある与えられたゲート
駆動に対してＩＧＢＴの飽和電流を低下させるので、短
絡抵抗時間が増大すると考えられている。このことは、
逆に短絡条件下においてパワー損失を低下させることを
意味する。
【００７４】すでに指摘したように、図１９の深い拡散
部６０，６１，６２は、Ｐ領域５０，Ｎ領域５１，５２
およびＰ領域８０，１２０，８１，１２１，８２，１２
２からなるＰＮＰトランジスタのゲインを低下させる。 このゲインの低下は、間隔を明けて設けられたベースの
間の領域に局所化される。かくしてＰＮＰトランジスタ
のエミッタ−ベース接合部からのホールがＰ井戸８０，
８１，８２のより高いゲイン中心に向けてバイアスされ
、高濃度領域６０，６１，６２で満たされた共通の伝導
領域から離される。上記領域６０，６１，６２は低い寿
命を有しており、それ故より高い濃度の不純物のために
より高い再結合速度が得られる。さらにＮ＋拡散部内の
濃度勾配はそれが引き起こす電場によってＮ＋領域から
離れるようにホールをバイアスさせる。これらの効果は
全体としてより高いラッチ電流を生成する。すなわちＰ
ベース８０，１２０，８１，１２１，８２，１２２の垂
直な側壁部にホールを集中させることは、そのことによ
ってソースの下側でかつ抵抗Ｒｂ’を通じた電流を発生
させるので好ましくない。もしも上記の深い領域６０，
６１，６２が浅い場合ホールは従来の構造と同様Ｐ井戸
８０，１２０，８１，１２１，８２，１２２の垂直壁の
下部に容易に達するであろう。しかしながら、本発明の
ように極めて深い拡散部を形成することによって僅かな
ホールしかデバイスの側壁に達することができない。
部６０，６１，６２は、Ｐ領域５０，Ｎ領域５１，５２
およびＰ領域８０，１２０，８１，１２１，８２，１２
２からなるＰＮＰトランジスタのゲインを低下させる。 このゲインの低下は、間隔を明けて設けられたベースの
間の領域に局所化される。かくしてＰＮＰトランジスタ
のエミッタ−ベース接合部からのホールがＰ井戸８０，
８１，８２のより高いゲイン中心に向けてバイアスされ
、高濃度領域６０，６１，６２で満たされた共通の伝導
領域から離される。上記領域６０，６１，６２は低い寿
命を有しており、それ故より高い濃度の不純物のために
より高い再結合速度が得られる。さらにＮ＋拡散部内の
濃度勾配はそれが引き起こす電場によってＮ＋領域から
離れるようにホールをバイアスさせる。これらの効果は
全体としてより高いラッチ電流を生成する。すなわちＰ
ベース８０，１２０，８１，１２１，８２，１２２の垂
直な側壁部にホールを集中させることは、そのことによ
ってソースの下側でかつ抵抗Ｒｂ’を通じた電流を発生
させるので好ましくない。もしも上記の深い領域６０，
６１，６２が浅い場合ホールは従来の構造と同様Ｐ井戸
８０，１２０，８１，１２１，８２，１２２の垂直壁の
下部に容易に達するであろう。しかしながら、本発明の
ように極めて深い拡散部を形成することによって僅かな
ホールしかデバイスの側壁に達することができない。
【００７５】本発明の第２の実施例が図２０に示されて
いる。図２０において図１９のものと同様な要素は同様
な参照番号で示されている。図２０の実施例はＮ＋領域
１８０が約７．０ミクロンの相対的に一定した深さを持
つ固体の拡散部である点においてのみ図１９の実施例と
異なる。即ち一定深さのＮ＋領域１８０は図１９のセグ
メント６０．６１．６２で表される深いＮ＋領域である
グリッドと置き換えられている。この領域１８０は平面
型接合であり図面には示していない領域においてチップ
の上側表面上で終端している。
いる。図２０において図１９のものと同様な要素は同様
な参照番号で示されている。図２０の実施例はＮ＋領域
１８０が約７．０ミクロンの相対的に一定した深さを持
つ固体の拡散部である点においてのみ図１９の実施例と
異なる。即ち一定深さのＮ＋領域１８０は図１９のセグ
メント６０．６１．６２で表される深いＮ＋領域である
グリッドと置き換えられている。この領域１８０は平面
型接合であり図面には示していない領域においてチップ
の上側表面上で終端している。
【００７６】図２０のデバイスの製作においては３．５
×１０１２の硫黄のダイの能動領域上への均一な厚い注
入がまず生のシリコンの表面（端部領域を含まない）に
対して行われる。この厚い注入は約６ミクロンの深さま
で行われる。その後図９から図１９までの処理工程が行
われ、図２０のデバイスが製作される。以上の記述にお
いて本発明はＮチャネル型のデバイスを用いて説明され
た。しかしながら当業者にとって明らかなように、本発
明は適当な処理の変更と総ての伝導領域の伝導型を反対
にすることによってＰチャネル型のデバイスにも十分に
適用できる。
×１０１２の硫黄のダイの能動領域上への均一な厚い注
入がまず生のシリコンの表面（端部領域を含まない）に
対して行われる。この厚い注入は約６ミクロンの深さま
で行われる。その後図９から図１９までの処理工程が行
われ、図２０のデバイスが製作される。以上の記述にお
いて本発明はＮチャネル型のデバイスを用いて説明され
た。しかしながら当業者にとって明らかなように、本発
明は適当な処理の変更と総ての伝導領域の伝導型を反対
にすることによってＰチャネル型のデバイスにも十分に
適用できる。
【００７７】前記したように本発明はいかなる幾何学的
形態にも適用できる。従って上記の間隔をあけて設けら
れたベース領域なる用語は、完全に分離されたベースセ
ル、櫛歯状のベースの完全に分離された辺片もしくは単
一のベースの間隔を明けられたベースセルの断面が示す
ような湾曲した経路に渡る単一の伸長したベースという
ようなすべての幾何学形状を含んでいる。
形態にも適用できる。従って上記の間隔をあけて設けら
れたベース領域なる用語は、完全に分離されたベースセ
ル、櫛歯状のベースの完全に分離された辺片もしくは単
一のベースの間隔を明けられたベースセルの断面が示す
ような湾曲した経路に渡る単一の伸長したベースという
ようなすべての幾何学形状を含んでいる。
【００７８】図２２はエミッタ電極１６０，コレクタ電
極１７０およびゲート電極１７３がすべてダイの表面に
形成された形式の横型のＩＧＢＴデバイスを示している
。さらにＰ＋基板３００の背面側には、三元金属電極３
０２が形成され、例えばワイヤ・ボンドによってチップ
状の頂部のエミッタ電極１６０に接続されている。本デ
バイスはＰ＋基板３００からなる出発物質上に形成され
る。Ｐ（−）エピタキシャル層３０１とＮ（−）エピタ
キシャル層３０３がＰ＋基板３００の頂部上に連続的に
生長される。
極１７０およびゲート電極１７３がすべてダイの表面に
形成された形式の横型のＩＧＢＴデバイスを示している
。さらにＰ＋基板３００の背面側には、三元金属電極３
０２が形成され、例えばワイヤ・ボンドによってチップ
状の頂部のエミッタ電極１６０に接続されている。本デ
バイスはＰ＋基板３００からなる出発物質上に形成され
る。Ｐ（−）エピタキシャル層３０１とＮ（−）エピタ
キシャル層３０３がＰ＋基板３００の頂部上に連続的に
生長される。
【００７９】上記エピタキシャル層３０３内に形成され
る接合部は、いかなる所望の形態をも取り得、図示の例
では櫛歯状に形成される。図２２は上記形態の２つのフ
ィンガーの中心を通る断面を示しており、各フィンガー
は点線３０４と３０５の周りに中心が存在する。
る接合部は、いかなる所望の形態をも取り得、図示の例
では櫛歯状に形成される。図２２は上記形態の２つのフ
ィンガーの中心を通る断面を示しており、各フィンガー
は点線３０４と３０５の周りに中心が存在する。
【００８０】最初にエミッタ構造を参照するとそれぞれ
ソース領域３１２と３１３を請け合う２つの間隔をあけ
て設けられたベース領域３１０と３１１が形成されてい
る。極めて深い高濃度領域は領域３１４で示されており
、この領域は間隔をあけて設けられたベース領域３１０
と３１１の間にあってより深く形成されている。Ｐ＋ベ
ースから伸びるＰ（−）の領域によって画成されるチャ
ネルは、ゲート酸化物をゲート電極１１３によって覆わ
れる。酸化物層（ｓｉｌｏｘ）３１５はゲート１１３を
覆いそれをアルミニウムエミッタ電極１６０から絶縁す
る。
ソース領域３１２と３１３を請け合う２つの間隔をあけ
て設けられたベース領域３１０と３１１が形成されてい
る。極めて深い高濃度領域は領域３１４で示されており
、この領域は間隔をあけて設けられたベース領域３１０
と３１１の間にあってより深く形成されている。Ｐ＋ベ
ースから伸びるＰ（−）の領域によって画成されるチャ
ネルは、ゲート酸化物をゲート電極１１３によって覆わ
れる。酸化物層（ｓｉｌｏｘ）３１５はゲート１１３を
覆いそれをアルミニウムエミッタ電極１６０から絶縁す
る。
【００８１】図２２は、フィールド酸化物層３２１によ
って覆われたリサーフ（ｒｅｓｕｒｆ）Ｐ（−）領域３
２０を含んでライン３０４上に中心があるストリップの
右側の終端構造を示している。階段状の多結晶シリコン
フィールドプレート３２２と３２３が図示のごとく配置
される。フィールドプレート３２２は電極１６０に接触
しＰ＋領域３１１のエッジにおける表面電場を制御する
。フィールドプレート３２３はコレクター電極１７０に
接触し、リサーフ領域３２０の右側部分と浮動的Ｎ＋領
域３３０の一側を終端させている。図２２のコレクター
側ではＰ＋領域３３１が主ＰＮＰトランジスタを構成す
るように設けられており、これは機能上図１９の領域５
０に対応する。コレクター電極１７０は領域３３１に接
続されている。図２２の横型ＩＧＢＴデバイスでは、Ｆ
ＥＴ部分が動作において横向きであり、バイポーラトラ
ンジスタはエミッタ１６０への横向きの電流伝導と電極
３０２への縦方向電流伝導の両方を行なう。
って覆われたリサーフ（ｒｅｓｕｒｆ）Ｐ（−）領域３
２０を含んでライン３０４上に中心があるストリップの
右側の終端構造を示している。階段状の多結晶シリコン
フィールドプレート３２２と３２３が図示のごとく配置
される。フィールドプレート３２２は電極１６０に接触
しＰ＋領域３１１のエッジにおける表面電場を制御する
。フィールドプレート３２３はコレクター電極１７０に
接触し、リサーフ領域３２０の右側部分と浮動的Ｎ＋領
域３３０の一側を終端させている。図２２のコレクター
側ではＰ＋領域３３１が主ＰＮＰトランジスタを構成す
るように設けられており、これは機能上図１９の領域５
０に対応する。コレクター電極１７０は領域３３１に接
続されている。図２２の横型ＩＧＢＴデバイスでは、Ｆ
ＥＴ部分が動作において横向きであり、バイポーラトラ
ンジスタはエミッタ１６０への横向きの電流伝導と電極
３０２への縦方向電流伝導の両方を行なう。
【００８２】本発明は上記の実施例に関して詳細に説明
されたけれども、当業者にとって明らかな種々の変更や
修正さらには用途を採用することができる。すなわち本
発明は上記実施例に限定されるものではなく、請求の範
囲の記載によって規定されるものである。
されたけれども、当業者にとって明らかな種々の変更や
修正さらには用途を採用することができる。すなわち本
発明は上記実施例に限定されるものではなく、請求の範
囲の記載によって規定されるものである。
【図１】 先行技術に関するＩＧＢＴデバイスのシリ
コン表面の上面図である。
コン表面の上面図である。
【図２】 図１の２−２線での断面図であり、従来技
術のＩＧＢＴデバイスのセルパターンを示した図である
。
術のＩＧＢＴデバイスのセルパターンを示した図である
。
【図３】 （ａ）は２つのＩＧＢＴデバイスの全スイ
ッチング・エネルギー損失の関数としての順方向電圧降
下のグラフであり、本発明における非常に深くまで拡散
された領域を持つデバイスを用いた場合の同じ順方向電
圧降下に対する全スイッチング・エネルギー損失の減少
を実証するグラフである。（ｂ）は（ａ）のデバイスよ
りも高い遮断電圧を持つ２つのデバイスの放射線量に対
する順方向電圧降下を示すグラフである。
ッチング・エネルギー損失の関数としての順方向電圧降
下のグラフであり、本発明における非常に深くまで拡散
された領域を持つデバイスを用いた場合の同じ順方向電
圧降下に対する全スイッチング・エネルギー損失の減少
を実証するグラフである。（ｂ）は（ａ）のデバイスよ
りも高い遮断電圧を持つ２つのデバイスの放射線量に対
する順方向電圧降下を示すグラフである。
【図４】 本発明によるＩＧＢＴ製造行程の初めのウ
ェハーの断面図である。
ェハーの断面図である。
【図５】 保護酸化物とフォトレジストの最初の塗装
を行った後の図４のウェハーの一部を示す図である。
を行った後の図４のウェハーの一部を示す図である。
【図６】 後に濃度増加にされる超深層部の注入のた
めの構造を準備する最初の窓パターンのエッチングを行
った後の図５の構造の表面のトポロジーを示す図である
。
めの構造を準備する最初の窓パターンのエッチングを行
った後の図５の構造の表面のトポロジーを示す図である
。
【図７】 図６における７−７線での断面図である。
【図８】 図７の窓を通って、露出しているシリコン
にまで行なわれる燐原子の注入の図。
にまで行なわれる燐原子の注入の図。
【図９】 フォトレジストを除去し、約６ミクロンの
深さまで図８の燐原子の深層拡散を行った後の図８の構
造を示す図である。
深さまで図８の燐原子の深層拡散を行った後の図８の構
造を示す図である。
【図１０】 デバイスの表面を覆う酸化物層形成と、
酸化物層を覆うフォトレジストの堆積と、２番目のマス
キング工程におけるフォトレジストのパターン化を行っ
た後の図９の構造を示す図である。
酸化物層を覆うフォトレジストの堆積と、２番目のマス
キング工程におけるフォトレジストのパターン化を行っ
た後の図９の構造を示す図である。
【図１１】 図１０の酸化物の２番目の窓パターンの
エッチング、フォトレジストの除去とＰ＋ほう素の注入
を行った後の図１０の構造の図である。
エッチング、フォトレジストの除去とＰ＋ほう素の注入
を行った後の図１０の構造の図である。
【図１２】 短い間隔で図１１の工程において注入さ
れたほう素の拡散を短時間行いその後に、浅いＰ＋領域
を覆う酸化物を生成した後の図１１の構造を示す図であ
る。
れたほう素の拡散を短時間行いその後に、浅いＰ＋領域
を覆う酸化物を生成した後の図１１の構造を示す図であ
る。
【図１３】 図１２の表面を覆うフォトレジストを堆
積させ、エッチングにより窓パターンにより酸化物を露
出した後に図１３に示す窓パターンをにより適切に形成
する３番目のマスキング工程を行った後の図１２の構造
を示す図である。
積させ、エッチングにより窓パターンにより酸化物を露
出した後に図１３に示す窓パターンをにより適切に形成
する３番目のマスキング工程を行った後の図１２の構造
を示す図である。
【図１４】 フォトレジストを除去し、デバイスのゲ
ート酸化物を区画する薄い酸化物層の形成を行い、その
上にポリ・シリコンの堆積を行い、そして図示するよう
な４番目のマスキング工程において、フォト・リトグラ
フによりパターン化したフォトレジスト層の形成を行っ
た後の図１３の構造を示す図である。
ート酸化物を区画する薄い酸化物層の形成を行い、その
上にポリ・シリコンの堆積を行い、そして図示するよう
な４番目のマスキング工程において、フォト・リトグラ
フによりパターン化したフォトレジスト層の形成を行っ
た後の図１３の構造を示す図である。
【図１５】 図１４に示される窓パターンによって露
出されたポリ・シリコンをエッチングにより取り去り、
ゲート酸化物を露出させ、そしてフォトレジストを除去
し、窓パターンにより露出されるシリコンの平面領域の
中へのほう素の比較的少ない投与量の注入後のを示す図
１４の構造の図である。
出されたポリ・シリコンをエッチングにより取り去り、
ゲート酸化物を露出させ、そしてフォトレジストを除去
し、窓パターンにより露出されるシリコンの平面領域の
中へのほう素の比較的少ない投与量の注入後のを示す図
１４の構造の図である。
【図１６】 図１５の高濃度Ｐ＋領域を深くドライブ
するボディ拡散工程と同時に、より軽くドープされたほ
う素領域が、Ｎ＋領域より浅い複合ボディの形成のため
により浅くドライブされた図１５の構造を示す図である
。
するボディ拡散工程と同時に、より軽くドープされたほ
う素領域が、Ｎ＋領域より浅い複合ボディの形成のため
により浅くドライブされた図１５の構造を示す図である
。
【図１７】 図１６のガラス質を除去した後の図１６
の構造を示す図であり、デバイスのＮ＋＋ソース領域を
形成するために用いる短時間ドライブを用いてＰ（−）
チャンネル領域を形成するための窓と同じ窓を通るひ素
の注入を示す。
の構造を示す図であり、デバイスのＮ＋＋ソース領域を
形成するために用いる短時間ドライブを用いてＰ（−）
チャンネル領域を形成するための窓と同じ窓を通るひ素
の注入を示す。
【図１８】 ウェハー表面を完全に覆う中間層酸化物
の堆積と、接触マスクを形成する５番目のフォト・リト
グラフパターン化工程においてパターン化された表面を
覆うフォトレジスト層の形成の後の図１７の構造を示す
図である。
の堆積と、接触マスクを形成する５番目のフォト・リト
グラフパターン化工程においてパターン化された表面を
覆うフォトレジスト層の形成の後の図１７の構造を示す
図である。
【図１９】 図１８においてマスクの窓を通って露出
されている全ての酸化物をエッチングにより取り去り、
フォトレジスト層を除去し、アルミニウム層、非晶質シ
リコン層、感光性重合体（フォトポリイミド層）を積層
した後の図１８の構造を示す図である。
されている全ての酸化物をエッチングにより取り去り、
フォトレジスト層を除去し、アルミニウム層、非晶質シ
リコン層、感光性重合体（フォトポリイミド層）を積層
した後の図１８の構造を示す図である。
【図２０】 共通の平面に存在する深いＮ＋領域をも
つ本発明の第２の実施例の断面図を示す図である。
つ本発明の第２の実施例の断面図を示す図である。
【図２１】 Ｎ＋領域のＮ（−）エピタキシャル層へ
の深さの測定値を示すグラフである。
の深さの測定値を示すグラフである。
【図２２】 同じ表面にエミッタ電極とコレクタ電極
を持つ本発明のもう一つの実施例を示す図である。
を持つ本発明のもう一つの実施例を示す図である。
２１，２１Ａ、２２，２３，２４，３２，３３，８０，
８１，１２０，１２１，１２２，３１０，３１１…ベー
ス領域、２５，２６，２７…チャンネル領域、２８，２
９，３０，１３０，１３１，１３２，３１２，３１３…
ソース領域、３１，３２，３３…ポリシリコンゲート部
分、４０，１６０…エミッタ電極、４１，１７０…コレ
クタ電極。
８１，１２０，１２１，１２２，３１０，３１１…ベー
ス領域、２５，２６，２７…チャンネル領域、２８，２
９，３０，１３０，１３１，１３２，３１２，３１３…
ソース領域、３１，３２，３３…ポリシリコンゲート部
分、４０，１６０…エミッタ電極、４１，１７０…コレ
クタ電極。
Claims (43)
- 【請求項１】 バイポーラデバイスへの供給電流搬送
特性とＭＯＳゲート制御特性を有するパワートランジス
タデバイスであって、該デバイスは、−の伝導型の基板
を有する薄い半導体チップと、上記基板の一方の表面上
に配置された逆の伝導型の軽ドープ半導体層と、該軽ド
ープ半導体層の対向面内に所定の深さまで達する、上記
−の伝導型を有する複数の間隔をあけて設けられたベー
ス領域と、該複数のベース領域内の各々の内部に形成さ
れ、夫々表面チャネル領域を画成する複数の上記逆の伝
導型のソース領域と、上記表面チャネル領域上に配置さ
れたゲート絶縁層と、該ゲート絶縁層上に配置された伝
導ゲート層と、上記複数のソース領域に接続された第１
の主電極と、上記基板に接続された第２の主電極とを含
んでおり、上記複数の間隔をあけて設けられたベース領
域間の領域は、上記対向面からベース領域の深さより深
く達するように形成された上記逆の伝導型のキャリヤの
高濃度部を有しており、該高濃度部は、上記半導体層の
残りの部分の濃度より大きい濃度をその全深さにわたり
有するパワートランジスタデバイス。 - 【請求項２】請求項１記載のパワートランジスタデバイ
スにおいて、上記高伝導性領域は上記逆の伝導型のドー
パントを約３×１０１２ａｔｏｍｓ／ｃｍ２より大きな
注入量で注入し約１１７５℃で約１０時間拡散処理する
ことによって得られたものであるもの。 - 【請求項３】請求項１記載のパワートランジスタデバイ
スにおいて、上記高伝導性領域は約６ミクロン以上の深
さを有するもの。 - 【請求項４】請求項１記載のパワートランジスタデバイ
スにおいて、上記ベース領域はセル状の形態を有するも
の。 - 【請求項５】請求項４記載のパワートランジスタデバイ
スにおいて、上記セル状のベース領域は６角形形状を有
するもの。 - 【請求項６】請求項１記載のパワートランジスタデバイ
スにおいて、上記ベース領域は細長い形状を有するもの
。 - 【請求項７】請求項１記載のパワートランジスタデバイ
スにおいて、上記軽ドープ層よりもより高濃度にドープ
されかつ上記軽ドープ層より薄い上記逆の伝導型のいま
１つの層が上記軽ドープ層と基板の間に配置されている
もの。 - 【請求項８】請求項１記載のパワートランジスタデバイ
スにおいて、上記相隣るベース間の領域は約１２ミクロ
ン以下で、給電電圧効果が減少される一方、上記装置の
ラッチ電流を増大させるもの。 - 【請求項９】請求項７記載のパワートランジスタデバイ
スにおいて、上記軽ドープされた逆の伝導型を有する層
は電圧遮断条件下で完全にキャリヤが存在しないもの。 - 【請求項１０】請求項１，２，３，４，５，６または７
に記載のパワートランジスタデバイスにおいて、上記高
濃度領域の底部は上記深いベースより深くかつ上記ドレ
イン電極に向き合った対称なパターンを画成し、該パタ
ーンは上記薄いチップの表面領域の上の上記間隔をあけ
て設けられた領域の形態を有し、所定のなだれ降下を有
する拡大された領域を形成するとともに上記デバイスの
Ｉ２Ｌ特性を増大させるもの。 - 【請求項１１】請求項１，２，３，４，５，６または７
に記載のパワートランジスタデバイスにおいて、上記チ
ップの寿命が減少されているもの。 - 【請求項１２】請求項１１記載のパワートランジスタデ
バイスにおいて、上記チップは寿命を減少させるために
照射され、該チップは約１２メガラド以上の照射量を受
けるもの。 - 【請求項１３】請求項９記載のパワートランジスタデバ
イスにおいて、上記チップは寿命を減少させるために照
射され、該チップは約１２メガラド以上の照射量を受け
るもの。 - 【請求項１４】請求項１０記載のパワートランジスタデ
バイスにおいて、上記チップは寿命を減少させるために
照射され、該チップは約１２メガラド以上の照射量を受
けるもの。 - 【請求項１５】請求項１１記載のパワートランジスタデ
バイスにおいて、上記チップは寿命を縮めるためにその
内部に重金属原子を有するもの。 - 【請求項１６】請求項９記載のパワートランジスタデバ
イスにおいて、上記チップは寿命を縮めるためにその内
部に重金属原子を有するもの。 - 【請求項１７】請求項１０記載のパワートランジスタデ
バイスにおいて、上記チップは寿命を縮めるためにその
内部に重金属原子を有するもの。 - 【請求項１８】基板と、該基板の一つの表面上に配置さ
れた−の伝導型の軽ドープ半導体層と、該半導体層の対
向面内に所定の深さまで達する、上記−の伝導型を有す
る複数の間隔をあけて設けられたベース領域と、該複数
のベース領域内の各々の内部に形成され、夫々表面チャ
ネル領域を画成する複数の上記逆の伝導型のソース領域
と、上記表面チャネル領域上に配置されたゲート絶縁層
と、該ゲート絶縁層上に配置された伝導ゲート層と、上
記複数のソース領域に接続されたソース電極と、上記基
板に接続されたドレイン電極とを含み、上記間隔をあけ
て設けられたベース領域は上記半導体層の濃度の値に等
しい上記ベース領域間のドープ濃度を用いる場合に、高
効率寄生ＪＦＥＴを画成するように接近して設けられて
おり、上記間隔をあけて設けられたベース領域間の領域
は上記対向面からベース領域の深さより深く達するよう
に形成された上記逆の伝導型のキャリアの高濃度部を有
しており、該高濃度部は、上記半導体層の残りの部分の
より大きい伝導率を有するパワートランジスタデバイス
。 - 【請求項１９】請求項１８記載のパワートランジスタデ
バイスにおいて、上記高伝導性領域は上記逆の伝導型の
ドーパントを約３×１０１２ａｔｏｍｓ／ｃｍ２より大
きな注入量で注入し約１１７５℃で約１０時間拡散処理
することによって得られたものであるもの。 - 【請求項２０】請求項１８記載のパワートランジスタデ
バイスにおいて、上記高伝導性領域は約６ミクロン以上
の深さを有するもの。 - 【請求項２１】請求項１８記載のパワートランジスタデ
バイスにおいて、上記ベース領域はセル状の形態を有す
るもの。 - 【請求項２２】請求項２１記載のパワートランジスタデ
バイスにおいて、上記セル状のベース領域は６角形形状
を有するもの。 - 【請求項２３】請求項１８記載のパワートランジスタデ
バイスにおいて、上記軽ドープ層よりもより高濃度にド
ープされかつ上記軽ドープ層より薄い上記逆の伝導型の
いま１つの層が上記軽ドープ層と基板の間に配置されて
いるもの。 - 【請求項２４】請求項１８，１９，２０，２１，２２ま
たは２３に記載のパワートランジスタデバイスにおいて
、上記高濃度領域の底部は上記深いベースより深くかつ
上記ドレイン電極に向き合った対称なパターンを画成し
、該パターンは上記薄型のチップの表面領域の上の上記
間隔をあけて設けられた領域の形態を有し、所定のなだ
れ降下を有する拡大された領域を形成するとともに上記
デバイスのＩ２Ｌ特性を増大させるもの。 - 【請求項２５】請求項１８記載のパワートランジスタデ
バイスにおいて、上記チップは寿命を減少させるために
照射され、該チップは約１２メガラド以上の照射量を受
けるもの。 - 【請求項２６】請求項１８記載のパワートランジスタデ
バイスにおいて、上記チップは寿命を縮めるためにその
内部に重金属原子を有するもの。 - 【請求項２７】請求項１，２，３，４，５，６または７
に記載のパワートランジスタデバイスにおいて、上記キ
ャリヤの高濃度部は上記ベース領域の下側のデバイスの
全能動領域に渡って均一の深さに形成され上記チップの
表面で終端するもの。 - 【請求項２８】請求項１８記載のパワートランジスタデ
バイスにおいて、上記キャリヤの高濃度部は上記ベース
領域の下側のデバイスの全能動領域に渡って均一の深さ
に形成され上記チップの表面で終端するもの。 - 【請求項２９】請求項１１記載のパワートランジスタデ
バイスにおいて、上記高濃度の領域は上記ベース領域の
下側のデバイスの全能動領域に渡って均一の深さに形成
され上記チップの表面で終端するもの。 - 【請求項３０】第１の伝導型の薄型の半導体チップ上に
第１のマスク窓を形成し、該チップの露出面に上記第１
の伝導型のキャリヤを供給し、該キャリヤを基板内に第
１の深さまで拡散させて、高伝導性の領域を形成する工
程（該高伝導性の領域の側部は互いに少なくとも接近す
る境界位置まで互いの方向に向けて拡散している）と、
上記高伝導性の領域間の境界を覆って境界上に中心を有
する第２のマスク窓を形成し、該第２のマスク窓を通し
て上記半導体チップ表面上に第２の伝導型のキャリヤを
第１の所定濃度で供給する工程と、上記高伝導性の領域
の表面上に少なくとも部分的に、薄いゲート誘電体と伝
導ゲート電極を形成する工程と、上記第２のマスク窓の
各々を取り囲むとともに、その各々の位置に少なくとも
隣接し上記薄いゲート誘電体の各領域によって区切られ
た環状の第３のマスク窓を形成するとともに、該環状の
第３のマスク窓を通して第２の伝導型のキャリヤを上記
第１の所定の濃度よりは低い濃度で上記半導体チップに
供給する工程と、上記第１の伝導型の高伝導性領域の最
終深さよりは浅い最終深さにまで上記第２の伝導型の第
１、第２の所定濃度のキャリヤを拡散させ、第１の所定
濃度のキャリヤで相対的に高い濃度の部分を形成し、上
記第２の所定濃度のキャリヤで、上記相対的に高い濃度
部分を取り囲むとともに上記薄いゲート誘電体の下側に
位置する相対的に低い濃度のチャネル領域を形成する工
程と、上記第３のマスク窓を通して第１の伝導型のキャ
リヤを相対的に高い濃度で供給するとともに該キャリヤ
を拡散させて、上記薄いゲート誘電体の下側に位置する
ように拡散するとともに上記低濃度のチャネル領域の内
側エッジを仕切る浅いソース領域を形成する工程と、そ
の後に、上記ソース領域上にソース電極を形成するとと
もに上記半導体チップに電気的に接続されたドレーン電
極を形成する工程とからなるパワー半導体デバイスの製
造方法。 - 【請求項３１】請求項３０記載の製造方法において、上
記第１のマスク窓を通して供給される上記第１の伝導型
のキャリヤは約１１７５℃で約１０時間上記キャリヤを
拡散することによって達せられる最終深さまで拡散され
ているもの。 - 【請求項３２】請求項３０記載の製造方法において、上
記半導体チップの寿命を減少させるいま１つの工程を含
むもの。 - 【請求項３３】請求項３０記載の製造方法において、上
記形成された半導体チップは約１２メガラド以上の電子
フラックスにその後さらされるもの。 - 【請求項３４】請求項３０記載の製造方法において、上
記形成された半導体チップはその後寿命を縮めるために
照射されるもの。 - 【請求項３５】請求項３０記載の製造方法において、上
記チップ内に寿命を縮めるため重金属原子を拡散させる
いま１つの工程を含むもの。 - 【請求項３６】請求項３１記載の製造方法において、上
記チップ内に寿命を縮めるため重金属原子を拡散させる
いま１つの工程を含むもの。 - 【請求項３７】バイポーラデバイスへの供給電流搬送特
性とＭＯＳゲート制御特性を有するパワートランジスタ
デバイスであって、該デバイスは、−の伝導型の基板を
有する薄い半導体チップと、上記基板の一方の表面上に
配置された逆の伝導型の軽ドープ半導体層と、該軽ドー
プ半導体層の対向面内に所定の深さまで達する、上記−
の伝導型を有する複数の間隔をあけて設けられたベース
領域と、該複数のベース領域内の各々の内部に形成され
、夫々表面チャネル領域を画成する複数の上記逆の伝導
型のソース領域と、上記表面チャネル領域上に配置され
たゲート絶縁層と、該ゲート絶縁層上に配置された伝導
ゲート層と、上記複数のソース領域に接続された第１の
主電極を含んでおり、上記複数の間隔をあけて設けられ
たベース領域間の領域は、上記対向面からベース領域の
深さより深く達するように形成された上記逆の伝導型の
キャリヤの高濃度部を有しており、該高濃度部は、上記
半導体層の残りの部分の全深さにわたる濃度より大きい
濃度を有するパワートランジスタデバイス。 - 【請求項３８】請求項３７記載のパワートランジスタデ
バイスにおいて、上記複数の間隔をおいて設けられたベ
ース領域から間隔をおいて設けられ上記層の対向面にま
で達する上記第１の伝導型のいま１つの領域が設けられ
、該いま１つの領域に接続された第３の主電極を含むも
の。 - 【請求項３９】請求項１記載のパワートランジスタデバ
イスにおいて、上記複数の間隔をおいて設けられたベー
ス領域から間隔をおいて設けられ上記層の対向面にまで
達する上記第１の伝導型のいま１つの領域が設けられ、
該いま１つの領域に接続された第３の主電極を含むもの
。 - 【請求項４０】請求項３７，３８または３９に記載のパ
ワートランジスタデバイスにおいて、上記高伝導性領域
は上記逆の伝導型のドーパントを約３×１０１２ａｔｏ
ｍｓ／ｃｍ２より大きな注入量で注入し約１１７５℃で
約１０時間拡散処理することによって得られたものであ
るもの。 - 【請求項４１】請求項３８記載のパワートランジスタデ
バイスにおいて、上記高濃度領域の底部は上記深いベー
スより深くかつ上記ドレイン電極に向き合った対称なパ
ターンを画成し、該パターンは上記薄いチップの表面領
域の上の上記間隔をあけて設けられた領域の形態を有し
、所定のなだれ降下を有する拡大された領域を形成する
とともに上記デバイスのＩ２Ｌ特性を増大させるもの。 - 【請求項４２】請求項３７，３８，３９または４１記載
のパワートランジスタデバイスにおいて、上記チップの
寿命は減少されているもの。 - 【請求項４３】請求項４０記載のパワートランジスタデ
バイスにおいて、上記チップの寿命は減少されているも
の。
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| US52117790A | 1990-05-09 | 1990-05-09 | |
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|---|---|
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|---|---|---|---|
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